嵌入式系統的PCIe時(shí)鐘分配

共用時(shí)鐘架構最大的缺點(diǎn)在于需要為系統中每個(gè)PCIe端點(diǎn)分配基準時(shí)鐘。頻率為100MHz或125MHz的時(shí)鐘以及PCIe規范嚴格的抖動(dòng)要求使得這一架構變得尤其復雜。對2.5Gbps工作的限制為86ps采樣的一系列樣本的峰-峰相位抖動(dòng)。而5.0Gbps工作的限制為3.1ps(均方根抖動(dòng)值)。然而，要在5.0Gbps工作，收發(fā)器首先要在2.5Gbps協(xié)商，如果兩端都可以，再提高到5.0Gbps。這意味著(zhù)如果系統支持任何5.0Gbps鏈接，則基準時(shí)鐘就必須同時(shí)滿(mǎn)足兩者的抖動(dòng)指標。

獨立的數據時(shí)鐘架構不會(huì )受到上述限制，但卻大幅增加了時(shí)鐘系統設計的復雜性，且在不使用單邊帶信令時(shí)不支持SSC。

基準時(shí)鐘抖動(dòng)的管理規范是PCIe基本規范1.1和2.0，而檢驗抖動(dòng)達標的方法詳細列在PCIe抖動(dòng)建模修訂版1.0D和PCIe抖動(dòng)和BER修訂版1.0中。機電規范提供了機械尺寸信息、電信號定義和功能。其中一些，如卡機電(Card Electromechanical，簡(jiǎn)稱(chēng)CEM)1.1和CEM 2.0規范也為基準時(shí)鐘、Tx鎖相環(huán)(Phase-Locked Loop，簡(jiǎn)稱(chēng)PLL)、Rx PLL和介質(zhì)提供了抖動(dòng)預算。嚴格來(lái)講，CEM規范只申請了PC和服務(wù)器ATX，以及基于A(yíng)TX的尺寸。其它已出版的機電規范覆蓋了其它尺寸，如用于移動(dòng)計算平臺的Mini Card Electromechanical Specification 1.2。

對于大多數嵌入式系統，上述這些規范可以全部或部分用來(lái)規定嵌入式系統PCIe時(shí)鐘分配方案提供指南。例如，許多CEM文件規定了對基準時(shí)鐘分配Host Clock Signal Level(HCSL)協(xié)議的使用。然而，許多嵌入式系統希望使用低電壓正射極耦合邏輯(Low Voltage Positive Emitter Coupled Logic，簡(jiǎn)稱(chēng)LVPECL)或多點(diǎn)低電壓差分信號(Multipoint-Low-Voltage Differential Signaling，簡(jiǎn)稱(chēng)M-LVDS)信令，以實(shí)現時(shí)鐘分配網(wǎng)絡(luò )更遠的距離和/或噪聲容限。

許多嵌入式系統需要在其背板之間分配包括時(shí)鐘在內的大量高速信號。為解決這些背板上經(jīng)常出現的繁重電氣負載問(wèn)題，這些信號需要有非常強大的驅動(dòng)器和高邊緣速率。這帶來(lái)了干擾和其它信號完整性的危險，尤其是在背板負載比最差設計點(diǎn)的負載更低時(shí)。另一個(gè)設計上的挑戰在于PCIe詳細規定了100MHz或125MHz的基準時(shí)鐘，這是一個(gè)很難在高負載長(cháng)背板上順利分配的頻率。

除了PCIe規范嚴格的抖動(dòng)限制和需要更長(cháng)的信號距離，嵌入式系統通常還受到可能通過(guò)背板連接器和背板本身的信號量的 限制。當定制系統時(shí)，確定連接器引腳排列是最關(guān)鍵的任務(wù)之一。

建議的共用時(shí)鐘分配方案

由于時(shí)鐘頻率和抖動(dòng)限制，最常見(jiàn)的共用時(shí)鐘架構設計利用點(diǎn)對點(diǎn)差分信號對來(lái)分配基準時(shí)鐘，其中一個(gè)差分信號對將抵達系統的每個(gè)PCIe端點(diǎn)。如果一張卡上有多個(gè)PCIe端點(diǎn)，就可以從背板獲得一個(gè)基準時(shí)鐘輸入，并利用零延遲緩沖器(Zero Delay Buffer，簡(jiǎn)稱(chēng)ZDB)提供卡上時(shí)鐘分配網(wǎng)絡(luò )。然而，即使這樣，由于PCIe 5.0Gbps運行的抖動(dòng)限制，設計起來(lái)也是非常困難的。

假設我們能設計出這樣的卡上分配方案，我們仍需要提供從PCIe主到系統上每張卡的點(diǎn)對點(diǎn)連接。在嵌入式系統中，這需要在主卡插槽上增加大量連接器引腳，并在背板上增加大量有特殊布線(xiàn)要求的線(xiàn)跡。這還要給主卡插槽插入與其它插槽截然不同的引腳排列。