用高性能ADC拓展軟件定義無(wú)線(xiàn)電應用領(lǐng)域

表1：LMK時(shí)鐘產(chǎn)品系列。

　　高速數字數據的采集和處理

　　ADC12D1X00系列ADC提供一個(gè)可被解復用的數據采集時(shí)鐘(DCLK)，其頻率可被降至現有FPGA技術(shù)可處理的能力范圍之內。ADC12D1800為它的兩個(gè)通道分別提供了經(jīng)解復用的數據輸出。該ADC將兩個(gè)連續采樣信號同時(shí)分別輸出到兩根12位數據總線(xiàn)上(1:2解復用)。如果該ADC被配置為單通道器件并采用DES(雙沿采樣)模式，那么采樣速率將從1.8GSPS倍增加到3.6GSPS。在這種模式下，四個(gè)連續的采樣信號可同時(shí)分別提供給四根總線(xiàn)上(1:4解復用)。盡管這種將數字輸出信號解復用的方法使數據傳輸速率減少至采樣速率的一半，但輸出數據位數卻變成了原來(lái)的兩倍。如果需要的話(huà)，數據也可以直接以1:1的方式輸出。

　　在3.6GSPS采樣速率和1:4解復用模式下，12位的數據將同步輸出到一個(gè)900MHz的時(shí)鐘。即使在這個(gè)降低的速率下，一些FPGA存儲器和鎖存器還是無(wú)法直接采集該數據，采用DDR DCLK選項將會(huì )對此有所幫助。借助這個(gè)選項，數據將會(huì )在時(shí)鐘上升沿和下降沿兩個(gè)時(shí)刻輸出。雖然DDR信令的數據傳輸速率保持不變，但時(shí)鐘頻率降低了一半(變?yōu)楦菀卓刂频?50MHz)。參考設計板(ADC12D1X00RB)上的Virtex-4器件配備了數字時(shí)鐘管理模塊(DCM)，該模塊允許時(shí)鐘信號在器件內部產(chǎn)生，并對輸入數據時(shí)鐘保持鎖相。出于調試目的，ADC12D1X00能在四個(gè)輸出端口提供完全獨立于輸入信號的測試模式。該ADC是自由運行的，而且測試模式發(fā)生器與包括OR+/-端口在內的輸出相連。測試模式輸出在DES模式和非DES模式下完全相同。每個(gè)端口都給出了一個(gè)12位的唯一字符，該字符的各位按照數據表中的描述在1和0間變化。

　　向軟件定義無(wú)線(xiàn)電架構遷移

　　軟件定義無(wú)線(xiàn)電(SDR)的關(guān)鍵特征被定義在數字域，而非模擬域。硬件定義無(wú)線(xiàn)電(HDR)的混頻、下變頻、濾波和其它信號處理絕大部分是用模擬器件完成的，與此相反，軟件定義無(wú)線(xiàn)電的信號處理基本上是在FPGA或ASIC內部完成的。軟件定義無(wú)線(xiàn)電具有這樣幾個(gè)優(yōu)勢：更高的靈活性、更低的復雜度、更小的體積和功耗，以及更低的硬件開(kāi)發(fā)和重設計成本。為實(shí)現SDR方案，信號的數字化必須在更靠近天線(xiàn)的地方完成。這項技術(shù)能讓全部期望的信號帶在許多應用中不需要復雜、非線(xiàn)性的混頻器、本地振蕩器和濾波器(IF和基帶)就能完成數字化。軟件定義無(wú)線(xiàn)電在某種形式上已經(jīng)存在多年，但由于之前ADC技術(shù)的限制，軟件定義無(wú)線(xiàn)電的運用僅僅局限在一小部分只需8位或10位噪聲性能的應用領(lǐng)域。

　　隨著(zhù)這項12位新技術(shù)的誕生，許多全新的應用領(lǐng)域終于能夠利用軟件定義無(wú)線(xiàn)電體系架構帶來(lái)的優(yōu)勢，包括測試儀器(光譜分析儀、數字示波器)、雷達、通信(衛星、微波回程、光鏈路)、多通道機頂盒(STB)、信號智能和激光雷達(LIDAR)領(lǐng)域。不管應用在以上哪個(gè)領(lǐng)域，軟件定義無(wú)線(xiàn)電技術(shù)都將減少元器件總數，削減物料清單成本，降低方案的尺寸和功耗，并提供極大的靈活性和可編程性。通過(guò)重用通用模擬前端模塊升級設備也可有助于減少未來(lái)的研發(fā)費用。