DDR SDRAM在高速數據采集系統中的應用
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機的動(dòng)作，通過(guò)翻譯控制信號控制內部狀態(tài)機產(chǎn)生控制DDR的正確時(shí)序信號，這一部分是主控制模塊的關(guān)鍵和難點(diǎn)，能否正確控制DDR的操作完全集中在此模塊
(2)外部刷新模塊是輔助主狀態(tài)機模塊控制DDR處于空閑狀態(tài)時(shí)的定時(shí)刷新
(3)地址發(fā)生模塊的作用是根據所接收由主控狀態(tài)機發(fā)送來(lái)的內部命令產(chǎn)生所對應的地址，然后將命令和對應的地址同步發(fā)送給命令發(fā)送模塊
(4)命令發(fā)生模塊是與DDR芯片的接口部分，其將從地址模塊發(fā)送來(lái)的具體命令解釋成DDR所需的命令信號和控制信號
以及所需的地址信號
(AO～A12，BA0，BAl)
為了能更清楚地了解DDR在高速數據采集系統中的應用，這里將對基于CPCI總線(xiàn)的高速數據采集系統結構進(jìn)行描述高速數據采集系統的設計框圖如圖3所示
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外部信號首先經(jīng)過(guò)模擬通道的調理達到A／D芯片的輸入要求，再通過(guò)A／D芯片將模擬信號轉換成數字信號送人FPGA處理當處理器發(fā)出寫(xiě)命令時(shí)，把數字信號在FIFO內部進(jìn)行緩存再送入DDR進(jìn)行存儲．如果A/D的采樣速率為200 MSa/s，則可以使用133 MHz時(shí)鐘速率的DDR芯片即可達到要求但是在內部進(jìn)行緩存時(shí)存在一個(gè)問(wèn)題，就是寫(xiě)入F1F()的時(shí)鐘速率大于讀取FIFO的時(shí)鐘速率，這樣就會(huì )導致從A／D采樣過(guò)來(lái)的信號不能完整地存儲
在這種情況下通常采用數據分流的方式進(jìn)行解決，即把采人FPGA的200 MHz的數據流分成2路100 M的數據流，分別存入相應的FIFO內再以133 MHz的時(shí)鐘速率讀出送DDR進(jìn)行存儲，這樣就可以對信號進(jìn)行完整的存儲當然存儲過(guò)程還要通過(guò)DDR的控制模塊和FPGA內部自帶的1P核的配合才能夠完成同理，當處理器發(fā)出瀆命令時(shí)，在DDR控制模塊的控制下將DDR內部數據讀回FPGA內部，再次通過(guò)FIFO進(jìn)行緩存通常采用40 M的時(shí)鐘速率將數據送回處理器處理，從DDR寫(xiě)回FPGA的數據流時(shí)鐘速率為133 M，而從FIFO讀}IJ數據的時(shí)鐘速率為40 M；同樣存在著(zhù)寫(xiě)入FIFO的時(shí)鐘速率大于讀取的時(shí)鐘速率的現象，但足這里不仔在數據丟火的問(wèn)題，岡為前端的分流處理已經(jīng)保證了數據的完整性這里只需對FIFO及DDR進(jìn)行控制，即對FIFO的使用率做一個(gè)控制，當FIFO的使用率大于某一值時(shí)，停止從DDR中讀取數據；當小于這個(gè)值時(shí)，繼續從DDR中讀取數據這樣就有足夠的數據可進(jìn)行分析處理，從而重現信號特征
5 結 語(yǔ)
DDR在高速數據采集系統中的應用有很大的實(shí)際意義，他提高了系統的可靠性和數據的存儲深度，在一定程度上有效地減小了電路設計的尺寸DDR已經(jīng)被應用于視頻采集、內存設計等多個(gè)領(lǐng)域其關(guān)鍵技術(shù)是DDR時(shí)序控制模塊的設計
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