集成式比特誤碼率測試儀在FPGA中的應用

隨著(zhù)高速數字系統的發(fā)展，高速串行數據被廣泛使用，內嵌高速串行接口的FPGA也得到大量應用，相應的高速串行信號質(zhì)量的測試也越來(lái)越頻繁和重要。通常用示波器觀(guān)察信號波形、眼圖、抖動(dòng)來(lái)衡量信號的質(zhì)量，Xilinx提供的IBERT（Integrated Bit Error Ratio Tester）作為一種高速串行信號測試的輔助工具，使得測試更便捷，其具有不占用額外的I／O管腳和PCB空間、不破環(huán)接口信號的完整性、無(wú)干擾、使用簡(jiǎn)單和價(jià)格低廉等特點(diǎn)。

　　1 IBERT簡(jiǎn)介

　　IBERT是Xilinx提供用于調試FPGA芯片內高速串行接口比特誤碼率性能的工具，具備實(shí)時(shí)調整高速串行接口的多種參數、與系統其他模塊通信及測量多通道誤比特率等功能，支持所有的高速串行標準，包括：PCI Express、RapidIO、千兆以太網(wǎng)、XAUI等。使用IBERT核測試，只需通過(guò)JTAG接口下載設計并測試硬件，無(wú)需額外的管教和接口；大幅縮減了高速串行接口測試場(chǎng)景的建立和調試時(shí)間，是高速串行接口開(kāi)發(fā)中理想的調試工具。

　　文中所述使用方法基于Xilinx的工具CoreGenerator12．4和ChipScope Pro Analyzer12．4進(jìn)行描述，下面介紹使用IBERT的步驟，IBERT的操作分為兩個(gè)階段。

　　1．1 配置IBERT核，生成配置文件

　?。?）打開(kāi)Core Generator12．4工具，新建設計工程，指定待測器件類(lèi)型、封裝、速度等級，生成工程文件。在IP Catalog窗口＼View by Function＼DebugVerification＼Chipscope Pro＼下，雙擊IBERT，配置線(xiàn)速率、GTP位置和參考時(shí)鐘、系統時(shí)鐘等IBERT核參數，生成可JTAG加載的bit配置文件。與生成其他核不同，IBERT核不是插入到用戶(hù)的設計中去的ngc或edn文件，而是生成自身的bit配置文件。

　?。?）IBERT核和ILA核（Integrated Logic Analyzercore），也需要連接到ICON核（Integrated Controllercore）上，但其自身具備控制、監控以及改變高速串行接口參數的邏輯，并能完成誤比特性能測試。需注意的是，IBERT核只能作為一個(gè)獨立的設計，不可在用戶(hù)設計中例化。不同系列芯片的IBERT核在Core Generator中的配置不同。

　　1．2 IBERT核的主要組件

　?。?）BERT（比特誤碼率測試）邏輯：BERT邏輯中例化了高速串行接口組件，并包括了測試模式發(fā)生器和檢查器。利用Comma和Comma檢測器，可提供從簡(jiǎn)單的時(shí)鐘信號到完全的PRBS模式以及成幀計數模式?？僧a(chǎn)生各種PRBS數據作為高速串行發(fā)送器的數據源，可設置多種環(huán)回，由接收通道接收，對高速串行接收器的接收數據進(jìn)行相同編碼的檢測，計算比特誤碼率。

　?。?）DRP（動(dòng)態(tài)重配置端口）邏輯：每個(gè)高速串行接口均有一個(gè)動(dòng)態(tài)重配置端口，因此每個(gè)收發(fā)器屬性都可在系統中改變。所有的屬性和DRP地址在IBERT核中均可讀可寫(xiě)，且可獨立訪(fǎng)問(wèn)。

　?。?）控制盒狀態(tài)邏輯：管理IBERT核的操作。

　　1．3 配置到FPGA中完成測試

　　測試時(shí)，建立JTAC連接，使用ChipScope Pro Analyze12．4下載bit配置文件。下載成功后，在New Project窗口會(huì )出現IBERT Console點(diǎn)擊即進(jìn)入Console Window，該窗口可以設置高速串行接口的參數，進(jìn)行開(kāi)環(huán)或閉環(huán)的誤碼測試，同時(shí)提供高速串行接口參數的控制和監視接口。Console Window有4個(gè)界面：MGT／BERT Settings、DRP Settings、Port Settings和Sweep Test Setting。下面分別介紹每個(gè)界面的功能。

　?。?）MGT／BERT Settings：MGT Settings部分可以設置擺幅、預加重、均衡以及接收采樣點(diǎn)的位置等參數，同時(shí)可設置開(kāi)環(huán)或閉環(huán)的測試方式，測試進(jìn)行中可以顯示線(xiàn)速率和所測試的高速串行接口的鎖相環(huán)狀態(tài)。BERT Settings部分可以設置測試發(fā)送和接收數據的編碼方式，并顯示測試的誤碼率結果。Clock Setting部分顯示收發(fā)線(xiàn)路的時(shí)鐘信息。

　?。?）DRP Settrags：可查看并設置高速串行接口的屬性。

　?。?）Port Settings：可查看并設置高速串行接口的接口狀態(tài)。

　?。?）Sweep Test Setting：本界面用于自動(dòng)掃描測試，是IBERT提供的一項便利高效的測試方式，可設定發(fā)送和接收的可控制參數范圍，自動(dòng)逐個(gè)地進(jìn)行遍歷性的誤碼測試，參數包括發(fā)送擺幅、預加重、接收均衡器、CDR采樣數據的位置等。用戶(hù)可設定每組參數重復測試次數以及測試時(shí)間，最后點(diǎn)擊Start即可進(jìn)行掃描測試。測試數據保存在．csv文件中。只能在近端環(huán)回和遠端環(huán)回測試模式中使用。

　　2 實(shí)例說(shuō)明

　　設計實(shí)例使用Xilinx公司Spatan6系列的xc6slx150t-3fgg676芯片，根據上述使用說(shuō)明，下面具體說(shuō)明使用IBERT進(jìn)行測試的過(guò)程。

　?。?）打開(kāi)Xilinx ISE DesignSuite12．4／ISEDesignTools／Tools／Core Generator，新建工程，設置芯片信息如圖1所示，點(diǎn)擊確認，生成核的工程文件。

在IP Catalog窗口＼View by Function＼DebugVerification＼Chipscope Pro＼下雙擊Ibert，如圖2所示。按順序設置Ibert核線(xiàn)速率2．457 6 Gbit·s-1，數據寬度20 bit，參考時(shí)鐘頻率122．88 MHz，選擇被測試的GTP DUAL，設置系統時(shí)鐘頻率66 m、位置R7等參數，IBE RT Core Summary如圖3所示，點(diǎn)擊generate生成Ibert核的可下載bit配置文件。