集成式比特誤碼率測試儀在FPGA中的應用

　?。?）將生成的bit文件加載到單板上，顯示界面如圖4所示。

　　首先關(guān)注PLL Status狀態(tài)和Clocking Setting顯示的收發(fā)時(shí)鐘頻率，PLL Status狀態(tài)Locked表明GTP_DUAL的PLL已鎖定GTP的參考時(shí)鐘，GTP可正常工作。如狀態(tài)是Unlocked，則要檢測待測GTP的參考時(shí)鐘是否正常輸入。

　　測試高速串行信號的信號質(zhì)量，通常使用足夠帶寬和采樣率的示波器測試信號眼圖來(lái)評估，一但測試的眼圖不符合模板要求，需要調整高速串行接口的參數。使用IBERT核可以快速完成參數修改的任務(wù)，設置Loopback Mode在開(kāi)環(huán)的模式下，TX Data Pattern為PRBS7-bit，調整擺幅、預加重參數，觀(guān)察示波器上的信號眼圖是否符合模板要求。圖5和圖6分別為調整擺幅預加重參數前后的眼圖，圖5所示眼圖對應預加重0．8 dB、擺幅495 mV，眼圖的眼高太小且圖形碰撞模板，調整為預加重1．7 dB、擺幅1 180 mV，眼圖滿(mǎn)足的要求如圖6所示。

　為確定高速串行接口的參數是否滿(mǎn)足硬件及多種環(huán)境的需求，可通過(guò)在對端器件高速串行接口設置遠端環(huán)回，設置待測試芯片的收發(fā)data pattern為統一模式，常溫及高低溫拷機，觀(guān)察誤碼率是否滿(mǎn)足要求，誤碼率需滿(mǎn)足E-10。例中與圖6對應的參數值條件下，對端器件高速串行接口設置遠端環(huán)回誤碼率為4．36E-10，滿(mǎn)足誤碼率要求。

　　Sweep Test Setting（掃描測試）其配置頁(yè)面如圖7所示，以Rx Sampling Point來(lái)進(jìn)行誤碼率測試定性分析信道質(zhì)量為例，較為容易理解，當同定在某個(gè)采樣點(diǎn)進(jìn)行誤碼測試時(shí)，誤碼率達到E-10時(shí)，可判定信道質(zhì)量良好。在整個(gè)UI范圍內進(jìn)行采樣點(diǎn)的掃描測試時(shí)，誤碼率達到E-10的采樣點(diǎn)越多，信號眼圖的眼睛張得越大，距離模板的余量越大，信道質(zhì)量越好。

　　3 結束語(yǔ)

　　通過(guò)以上實(shí)例，可見(jiàn)IBERT具有可操作性較強的GUI圖形界面，可操作性強、準確、易用，可方便地設置高速串行收發(fā)通道的各項參數，并提供了多種環(huán)回模式及多種測試激勵源，并可通過(guò)自動(dòng)掃描測試，確定收發(fā)的最佳參數?？梢詽M(mǎn)足硬件測試時(shí)對高速串行收發(fā)通道信號測試的大部分需求，在故障定位等場(chǎng)合均可使用。在單板的硬件測試初期，使用IBERT可以輔助硬件測試，例如設置發(fā)送通道的各項參數，協(xié)助示波器測量信號質(zhì)量，而完全不需額外的開(kāi)發(fā)FPGA邏輯。進(jìn)行誤碼率測試，作為定量測量眼圖質(zhì)量、jitter等指標的補充。從示波器看圖確定出的參數并非就是最佳參數。如示波器對于均衡后的信號質(zhì)量無(wú)法測試，而通過(guò)IBERT測誤碼率能夠測試到均衡之后的節點(diǎn)，測試范圍更大?？梢灶A見(jiàn)，集成比特誤碼測試儀IBERT將在FPGA設計中獲得廣泛應用。