基于A(yíng)DSP-TS201的著(zhù)陸雷達恒虛警電路實(shí)現

其中先出寄存器模塊FIFO1存貯前8個(gè)距離單元的回波數據，而先進(jìn)先出寄存器模塊FIFO2存貯后8個(gè)距離單元的回波數據之和的平均值。輸入數據進(jìn)入芯片內部，經(jīng)累加電路(采用加新值，減舊值的方案)，前8個(gè)距離單元數據之和，在CP4脈沖到來(lái)時(shí)打入寄存器Rag1中，同時(shí)后8個(gè)距離單元數據之和的平均值也由FIFO2中取出，并存在寄存器Rag2中，二者經(jīng)選大后大者存在寄存器Pag5中，同時(shí)被測數據也存入寄存器Rag4中，二數據經(jīng)減法運算，其差送出芯片，再經(jīng)反對數電路，得到恒虛警輸出。
8個(gè)距離單元的數據累加器，在零距離的前8個(gè)距離單元時(shí)間內要完成初始化過(guò)程：加新值減去零，這樣經(jīng)過(guò)8個(gè)距離單元，累加寄存器內將保持著(zhù)前8個(gè)距離單元的數據之和，從第9個(gè)距離單元開(kāi)始，才進(jìn)行“加新減舊”運算，這樣使累加器和寄存器內總是保存當前最新8個(gè)距離單元的數據之和。這樣，只有經(jīng)過(guò)19個(gè)距離單元，后8個(gè)距離單元數據之和的平均值才有效。故FPGA內部需產(chǎn)生兩個(gè)清零信號：FIFO1輸出寄存器清零信號為CLR1，FIFO2輸出寄存器清零信號為CLR2。雷達的航向天線(xiàn)和下滑天線(xiàn)是以1 Hz的頻率交替工作的。當天線(xiàn)轉換時(shí)，其存貯器內仍保留著(zhù)另一個(gè)天線(xiàn)掃描時(shí)的數據，這些數據需要廢棄，而要存貯掃描后的新數據，且要不斷地更新。當接收到天線(xiàn)轉換的信息時(shí)，要產(chǎn)生兩個(gè)清零信號：CLR1和CLR2，分別對兩個(gè)存貯器清零。
估直流電路是在雷達休止期內，取16個(gè)距離單元，電平在恒虛警和非恒虛警兩種工作狀態(tài)時(shí)，直流電平基本不變。

4 仿真驗證
運用針對ADI公司的DSP器件而專(zhuān)門(mén)開(kāi)發(fā)的平臺一Visual DSP++進(jìn)行編程仿真，驗證所設計的恒虛警電路功能。輸入一組雷達原始數據，對其進(jìn)行處理，根據輸出的波形驗證此檢測器。輸入信號波形如圖3所示，輸出信號波形如圖4所示。

由圖3可知，目標信號湮沒(méi)在各種噪聲中，必須經(jīng)過(guò)濾波處理才能得到所需信號波形。將雷達信號數據輸入仿真系統，從圖4輸出信號波形上看，波形較為理想，達到了預期目標。
通過(guò)仿真驗證，發(fā)現輸出信號已經(jīng)將雜波大部分濾除，所得信號基本與所需目標信號一致，結果比較理想，說(shuō)明設計比較合理。

5 結束語(yǔ)
文中著(zhù)重介紹了一種著(zhù)陸雷達恒虛警處理的實(shí)現方法，并在FPGA上進(jìn)行了電路設計，最后通過(guò)仿真進(jìn)行了驗證，取得了較好的效果。