用XC9572實(shí)現HDB3編解碼設計

摘要：介紹了HDB3編解碼的原理和方法，給出了用CPLD（Complex Programmable Logic Device）實(shí)現E1信號HDB3編解碼的方法，同時(shí)給出了它的實(shí)現原理圖，最后給出了XILINX的XC9500系列可編程邏輯器件的開(kāi)發(fā)流程。

關(guān)鍵詞：復雜可編程邏輯電路；三階高密度碼；極性交替反轉碼；在系統編程

１?。兀茫梗担罚?器件介紹

ＸＣ９５７２是ＸＩＬＩＮＸ公司生產(chǎn)的一款高性能可編程邏輯器件。它內含４個(gè)３６Ｖ１８功能塊，并具有１６００個(gè)可用系統門(mén)。其系統結構如圖１所示。從結構上看，ＸＣ９５７２包含三種單元，即宏單元、可編程Ｉ／Ｏ單元和可編程內部連線(xiàn)。其主要特點(diǎn)如下：

●所有可編程管腳間的腳對腳延時(shí)均為５ｎｓ；

●系統的時(shí)鐘速度可達到１２５ＭＨｚ；

●具有７２個(gè)宏單元和１６００個(gè)可用系統門(mén)；

●可編程次數為１００００次；

●可采用５Ｖ在線(xiàn)編程和擦除；

●擁有強大的管腳鎖定能力；

●每個(gè)宏單元都具有可編程低功耗模式；

●未用的管腳有編程接地能力；

●提供有編程保密位，可對設計提供加密保護以防止非法讀??；

●外部Ｉ／Ｏ引腳與３．３Ｖ和５Ｖ兼容。

２?。龋模拢车?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/編解碼">編解碼及實(shí)現原理

ＨＤＢ３碼（三階高密度雙極性碼）是基帶電信設備之間進(jìn)行基帶傳輸的主要碼型之一。它的主要特點(diǎn)是易于提取時(shí)鐘、不受直流特性影響、具有自檢能力、連令串小于３個(gè)等。

Ｅ１信號是我國和歐洲國家電信傳輸網(wǎng)一次群使用的傳輸系統。Ｅ１信號由３２個(gè)６４ｋｂｐｓ的ＰＣＭ話(huà)路經(jīng)過(guò)時(shí)分復用形成。ＣＣＩＴＴ建議Ｇ．７０３標準詳細規定了ＨＤＢ３碼用于Ｅ１信號的標準。

用ＸＣ９５７２實(shí)現Ｅ１信號的ＨＤＢ３編解碼電路比較簡(jiǎn)單，而且無(wú)需可調整外圍電路。本設計使用了ＰＣ４４封裝形式的ＸＣ９５７２可編程邏輯器件共有３０個(gè)可編程ＩＯ引腳、６個(gè)電源引腳和４個(gè)ＪＴＡＧ引腳。整個(gè)設計使用了ＸＣ９５７２器件８０％的容量。圖２所示是其實(shí)現電路圖。

ＨＤＢ３碼是ＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）碼的改進(jìn)型。ＡＭＩ碼是用交替極性的脈沖表示碼元“１”，用無(wú)脈沖表示碼元“０”。為了防止電路長(cháng)時(shí)間出現無(wú)脈沖狀態(tài)，ＨＤＢ３碼的編碼規則是：當沒(méi)有４個(gè)或４個(gè)連續的“０”碼時(shí)，就按ＡＭＩ碼規則編碼；當出現４個(gè)或４個(gè)連續的“０”碼時(shí)，每４個(gè)連續“０”的第一個(gè)“０”的變化應視它前面相鄰的“１”的情況而定，如果它的前一個(gè)“１”的極性與前一個(gè)破壞點(diǎn)的極性相反而本身就是破壞點(diǎn)，則４個(gè)連續的“０”的第一個(gè)仍保持“０”；如果它的前一個(gè)“１”的極性與前一個(gè)破壞點(diǎn)的極性相同而本身就是破壞點(diǎn)，則第一個(gè)“０”改為“１”。這一規則保證了相繼破壞點(diǎn)具有交替的極性，因而不會(huì )引入直流成分。４個(gè)連續“０”的第２，３個(gè)總是“０”。４個(gè)連續的“０“的第４個(gè)改為“１”，而極性與它前一個(gè)“１”的極性相同（破壞點(diǎn)極性交替規則）。在接收端，如果相繼接收到兩個(gè)極性相同的“１”?它的前面有３個(gè)連續的“０”?則將后一個(gè)“１”改為“０”?如果它的前面有２個(gè)連續的“０”，則將前后兩個(gè)“１”改為“０”，這樣就恢復了原來(lái)的數據信號。下面是一個(gè)ＨＤＢ３碼的例子：

其中：Ｖ代表破壞點(diǎn)，＋Ｖ表示＋１，－Ｖ表示－１，＋Ｂ表示＋１，－Ｂ表示－１。

圖2 HDB3編解碼電原理圖

在根據上述原理實(shí)現ＨＤＢ３編解碼的圖２電路中，ＢＮＣ１插頭送來(lái)的ＨＤＢ３信號經(jīng)變壓器Ｔ１、Ｕ４及外圍器件組成的單雙變換電路后將轉換成兩路單極性碼并送給可編程邏輯電路?ＸＣ９５７２?Ｕ５的４３、４４腳，然后經(jīng)過(guò)可編程邏輯電路內部解碼后，從可編程邏輯電路?ＸＣ９５７２?Ｕ５的２４、２５腳輸出數據和時(shí)鐘。從Ｕ５的２６、２７引腳輸入的數據和時(shí)鐘經(jīng)其內部編碼后，將從其２和８腳輸出，而后再經(jīng)過(guò)Ｕ３以及外圍器件和變壓器Ｔ１組成的單雙變換電路形成ＨＤＢ３碼，并從ＢＮＣ２插頭輸出。

３?。疲希眨危模粒裕桑希?ＩＳＥ ４．２Ｉ開(kāi)發(fā)工具

ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ是開(kāi)發(fā)ＸＩＬＩＮＸ公司可編程邏輯產(chǎn)品（包括ＣＰＬＤ和ＦＰＧＡ系列）的軟件工具包。利用ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ提供的設計環(huán)境和設計工具，可以靈活高效地完成各種數字電路設計。在ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的設計環(huán)境下，對ＣＰＬＤ和ＦＰＧＡ進(jìn)行設計的過(guò)程如下：

（１） ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的設計輸入有圖形輸入和文本輸入兩種方式。此外，符號編輯器用于編輯用戶(hù)的模塊符號。在本系統中，筆者使用Ｖｅｒｉｌｏｇ ＨＤＬ語(yǔ)言作為文本輸入方式。

（２） 設計實(shí)現是在ＦＰＧＡ或ＣＰＬＤ器件內物理地實(shí)現所需的邏輯。這個(gè)過(guò)程由ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ中的核心部分編譯器完成。它可依據設計輸入文件自動(dòng)生成?主要用于器件編程、波形仿真、延時(shí)分析等所需的數據文件。

（３） 設計仿真是由仿真器和時(shí)延分析器利用編譯器產(chǎn)生的數據文件來(lái)自動(dòng)完成邏輯功能仿真和延時(shí)特性仿真（時(shí)序仿真）的。通過(guò)仿真可以發(fā)現設計中的錯誤與不足，以便對設計進(jìn)行修改和完善，使其最終達到設計要求。

（４） 仿真結果正確以后，即可進(jìn)行器件編程。即通過(guò)編程器（Ｐｒｏｇｒａｍｍｅｒ）將設計文件下載到ＦＰＧＡ芯片中。以在實(shí)際芯片中進(jìn)行實(shí)際信號的時(shí)序驗證?同時(shí)就芯片的實(shí)際運行性能進(jìn)行系統測試。

４?。龋模拢车模茫校蹋膶?shí)現及仿真結果

用ＸＣ９５７２實(shí)現ＨＤＢ３編解碼設計主要由編碼、時(shí)鐘提取和譯碼三部分組成。其中編碼部分是根據ＨＤＢ３編碼原理把二進(jìn)制碼的時(shí)鐘和數據信號編碼成兩路單極性的ＨＤＢ３碼輸出。其編碼原理框圖如圖３所示。

時(shí)鐘提取是譯碼的關(guān)鍵部分，原理是３２．７６８ＭＨｚ時(shí)鐘提取兩路ＨＤＢ３單極性碼的上升沿，并形成寬度２倍于３２．７６８ＭＨｚ時(shí)鐘周期寬度的脈沖，然后用此脈沖復位３２．７６８ＭＨｚ時(shí)鐘的１６Ｂｉｔ計數器，最后根據１６Ｂｉｔ計數器的結果產(chǎn)生２．０４８ＭＨｚ時(shí)鐘。

譯碼部分比較簡(jiǎn)單。它根據ＨＤＢ３碼的特點(diǎn)首先檢測出極性破壞點(diǎn)，即找出４連零碼中添加Ｖ碼的位置（破壞點(diǎn)位置），其次去掉添加的Ｖ碼，最后去掉４連零碼中添加的Ｂ碼以將其還原成單極性不歸零碼。譯碼原理框圖如圖４所示。

ＨＤＢ３編解碼的ＣＰＬＤ設計可采用上面介紹的ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ 開(kāi)發(fā)工具來(lái)實(shí)現。設計輸入采用Ｖｅｒｉｌｏｇ ＨＤＬ語(yǔ)言完成。設計分為三個(gè)模塊：時(shí)鐘模塊、編碼模塊、譯碼模塊。限于篇幅，本文未給出時(shí)鐘模塊、編碼模塊及譯碼模塊的源代碼。有需要者，可和作者聯(lián)系。

５　結束語(yǔ)

本文介紹的用ＣＰＬＤ 實(shí)現ＨＤＢ３編解碼電路具有電路簡(jiǎn)單、可靠、價(jià)格便宜等優(yōu)點(diǎn)。將該電路用于１０ＭＨｚ以太網(wǎng)到Ｅ１信號相互轉接通信設備中后，經(jīng)過(guò)實(shí)際測試，其性能指標完全能夠滿(mǎn)足ＣＣＩＴＴ建議Ｇ．７０３標準。另外，通過(guò)修改時(shí)鐘提取部分及更換晶體，該電路還可用于其它速率的ＨＤＢ３編解碼。