HDB3編碼器ASIC的設計

摘要：在數字通信領(lǐng)域中，HDB3碼是一種非常適合在基帶信號傳輸系統中傳輸的碼型，并保持了AMI的優(yōu)點(diǎn)。為了滿(mǎn)足用戶(hù)的需求，提高通信系統工作穩定性，HDB3編碼器專(zhuān)用集成電路(ASIC)集成了插“V”、插“B”和“V”碼極性糾正模塊，通過(guò)仿真和硬件驗證，它可以有效消除傳輸信號中的直流成分和很小的低頻成分，可以實(shí)現基帶信號在基帶信道中直接傳輸與提取，同時(shí)能很好地提取定時(shí)信號。
關(guān)鍵字：基帶信號；HDB3編碼器；門(mén)電路；ASIC

0 引言
數字通信的主要目的就是準確無(wú)誤地傳輸信道中所攜帶的信息。數字通信系統中，發(fā)送端把數字信號變成適合信道的基帶信號(基帶調制)，然后經(jīng)過(guò)信道進(jìn)行傳輸；接收端則把信道中的基帶信號還原成原始的數字信號(基帶解調)，在這個(gè)調制解調的過(guò)程中首要的問(wèn)題就是碼型的選擇問(wèn)題。HDB3編碼具有很多優(yōu)點(diǎn)：其一，它很容易在其相應基帶信號中提取定時(shí)信號；其二，HDB3碼無(wú)直流成分和很小的低頻成分；其三，傳輸效率高。因此，HDB3碼非常適合在基帶信道中進(jìn)行傳輸，并有必要進(jìn)行HDB3編碼器芯片的設計。

1 HDB3編碼器ASIC的設計流程
首先采用Verilog HDL進(jìn)行前端設計，在軟件QuartusⅡ上編譯仿真；然后進(jìn)行綜合、門(mén)電路仿真和硬件驗證；最后進(jìn)行后端版圖設計。

2 HDB3編碼器的硬件描述語(yǔ)言設計思路
HDB3編碼原理：首先將信息代碼變換成交替反轉碼(AMI碼，AMI碼的編碼規則：將代碼中的“0”仍然變換成傳輸碼中的“0”，而把“1”交替地變換為傳輸碼中的+1，-1，+1，-1，…)，然后來(lái)檢查交替反轉碼中的連“0”情況。假如在該串碼型中出現了4個(gè)或者4個(gè)以上
連“0”時(shí)，將每4個(gè)連“0”段的第4個(gè)“0”替換成一個(gè)破壞符號“V”，該破壞碼的極性與該串碼型中前一非“0”符號同極性。為了保證插入破壞符號后的序列不會(huì )破壞，將相鄰V符號極性交替出現。因此當兩個(gè)相鄰的V符號間有偶數個(gè)非“0”符號時(shí)，就要將該小段中第1個(gè)“0”變成“+B”或者“-B”，B符號的極性與前一非“0”符號相反，后面非“0”符號再交替變化。在單雙極性變換時(shí)，必須要區分“+1”，“-1”，“+V”，“-V”，“+B”，“-B”，“0”，因此用一串二進(jìn)制來(lái)表示，具體表示如表1所示。

該HDB3編碼器由插入“V”模塊、插入“B”模塊和“V”碼極性糾正模塊組成。
2．1 插入“V”模塊
該模塊功能是將信息代碼轉換成正負交替的碼型，同時(shí)將每4個(gè)連“0”段的第4個(gè)“0”替換成“V”。首先判斷輸入的碼型是“0”或“1”，如果是“0”，每接收到一次，則讓一個(gè)兩位的計數器開(kāi)始加“1”。為了保證計數的是4個(gè)連“0”，當輸入的編碼串中沒(méi)有出現4個(gè)連“0”而出現了“1”時(shí)，兩位計數器的計數初值重新清“0”。假如出現“0000”，還要判斷前一非“0”符號的極型，目的就是為了讓第4個(gè)“0”替換成與前一非“0”符號相同極性的破壞碼(V)；如果輸入是“1”，只需判斷前一非“0”符號是“+”還是“-”，比如說(shuō)，前一非“0”符號為“+”，那么此次的“1”變?yōu)?ldquo;-1”輸出，同時(shí)讓符號標志位變?yōu)?ldquo;-”狀態(tài)，同理，前一非“0”符號為“-”，輸出結果將是“+1”，符號標志將變?yōu)?ldquo;+”。設計流程見(jiàn)圖1，該模塊門(mén)電路見(jiàn)圖2。