ADSP TS201鏈路口通信的FPGA實(shí)現

數據整理后，同時(shí)送入4個(gè)32位FIFO 32中，寫(xiě)時(shí)鐘為sysclk。當FIFO 32不為空且Lxacki信號為高電平時(shí)，接收端允許傳送數據。數據由FIFO 32中讀出，分別放入4個(gè)32位寄存器中，準備發(fā)送。
發(fā)送緩沖：此部分由狀態(tài)機和雙數據率(DDR)寄存器組成。當發(fā)送條件成立，數據放入寄存器后，由state信號控制寄存器，每個(gè)Txclk周期從4個(gè)寄存器中各讀出2位數據Data_tx(7：O)共8位，為了滿(mǎn)足鏈路口通信協(xié)議，發(fā)送出的數據應如圖4所示。因此，將Data_tx兩兩分組(0和4，1和5，2和6，3和7)，4對數據分別由4個(gè)雙數據率(DDR)寄存器經(jīng)差分轉換送出，根據協(xié)議同時(shí)送出相應的時(shí)鐘控制信號Lxclk p／n(與Tkclk相同頻率)。按照協(xié)議，Lxclk的第一個(gè)上升沿必須在第一位數據傳送中建立，因此，這里引入時(shí)鐘信號Txclk90(Txclk相移90°)，用來(lái)控制Lxelk p／n信號。數據傳送結束前的最后一個(gè)時(shí)鐘周期內將Lxbcompo信號置低(低有效)。發(fā)送(Tx)流程如圖7所示。結構如圖8所示。

綜合后此電路的主時(shí)鐘Txclk頻率最快可達到280 MHz。分析后發(fā)現此結構制約速度的瓶頸為高頻計數器，此計數器產(chǎn)生控制信號。因此，為了提高速度優(yōu)化結構。將此計數器改為原時(shí)鐘的二分頻信號clkd2控制計數。此時(shí)每當clkd2上升沿從FIFO 32讀出32位數據放入寄存器，該寄存器同樣由clkd2控制，時(shí)鐘的上升沿來(lái)到時(shí)讀出4位數據，組成連續的16位數據，這些數據經(jīng)過(guò)子模塊fast的處理，按照鏈路口協(xié)議要求輸出數據dataout。綜合后此電路的主時(shí)鐘Txclk頻率最快可達到400 MHz。
子模塊fast的結構如圖9所示。