用低成本FPGA解決高速存儲器接口挑戰

實(shí)現高性能的DDR存儲器需要在輸入端的讀操作和在輸出端的寫(xiě)操作有專(zhuān)用的DDR寄存器結構，LatticeEC提供這個(gè)能力。除這些寄存器外，EC器件有兩個(gè)單元簡(jiǎn)化用于讀操作的輸入結構設計，這兩個(gè)單元是DQS延時(shí)塊和極性控制邏輯。這兩個(gè)塊對于實(shí)現可靠的高速DDR SDRAM控制器十分關(guān)鍵。由于DQS邏輯的復雜性，用FPGA實(shí)現高速存儲器控制器時(shí)，設計者會(huì )遇到問(wèn)題。LatticeEC為設計者提供這些專(zhuān)用塊，能夠緩解這個(gè)問(wèn)題。

DLL校準DQS延時(shí)塊

源同步接口通常要求調整輸入時(shí)鐘，以便用輸入寄存器正確捕獲數據。對大多數接口而言，PLL被用于這種調整。然而對于DDR存儲器，稱(chēng)為DQS的時(shí)鐘是受約束的，因此這種方法不可行。在DDR存儲器接口，DQS與主時(shí)鐘的關(guān)系會(huì )有變化，這是由于PCB上走線(xiàn)的長(cháng)度和使用的存儲器所引起的。

圖3：DLL校準總線(xiàn)和DQS/DQS轉移分布。

如圖2所示，Lattice DQS電路包括一個(gè)自動(dòng)時(shí)鐘轉移電路，用以簡(jiǎn)化存儲器接口設計和保證穩健的操作。此外，DQS延時(shí)塊還提供用于DDR存儲器接口所需的時(shí)鐘對列。來(lái)自焊盤(pán)的DQS信號通過(guò)DQS延時(shí)單元送入專(zhuān)用的布線(xiàn)資源。DQS信號也送入極性控制邏輯，用于控制輸入寄存器塊中連至同步寄存器的時(shí)鐘極性。

專(zhuān)用DQS延時(shí)塊的溫度、電壓和工藝變化由一組校準信號(6位寬的總線(xiàn))進(jìn)行補償，它們來(lái)自器件兩側的兩個(gè)DLL。每個(gè)DLL補償器件一半的DQS延時(shí)，如圖3所示。DLL用系統時(shí)鐘和專(zhuān)用反饋環(huán)來(lái)補償。這是一個(gè)重要的結構特征，因為這個(gè)器件不會(huì )受到通常其它FPGA嚴格的I/O布局要求的牽制。

極性控制邏輯

對于典型的DDR存儲器設計，延時(shí)DQS選通脈沖和內部系統時(shí)鐘(在讀周期)之間的相位關(guān)系是未知的。Lattice-EC器件含有專(zhuān)用電路在這些域間傳遞數據。為了防止建立和保持時(shí)間發(fā)生變化，即DQS延時(shí)和系統時(shí)鐘間的域傳遞，它使用了一個(gè)時(shí)鐘極性選擇器，這改變了鎖存在輸入寄存器塊中同步寄存器中的數據的邊沿。這需要測定在每個(gè)讀周期的起始時(shí)刻有正確的時(shí)鐘極性。DDR存儲器讀操作前， DQS處于三態(tài)(由端接上拉)。起始時(shí)刻DDR存儲器驅動(dòng)DQS為低電平，一個(gè)專(zhuān)用電路用于檢測這個(gè)傳遞，這個(gè)信號用來(lái)控制至同步寄存器的時(shí)鐘極性。