單精度浮點(diǎn)加法器的FPGA實(shí)現
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2．2．1 總體設計
浮點(diǎn)加法器包括兩個(gè)浮點(diǎn)數拆分模塊、絕對值比較模塊、浮點(diǎn)數運算結果判定模塊、對階模塊、尾數加減運算模塊、尾數規格化模塊、合并輸出模塊。其中對階模塊包括尾數交換，尾數移位兩個(gè)子模塊；尾數加減運算模塊尾數運算符號判定，尾數加減兩個(gè)子模塊。兩個(gè)浮點(diǎn)數拆分模塊分別將兩個(gè)浮點(diǎn)數拆分成符號、階碼、尾數3部分，絕對值比較模塊通過(guò)對兩個(gè)浮點(diǎn)數的絕對值大小的比較得到大階，階差和絕對值比較結果，大階直接輸出；對階模塊然后實(shí)現對小階的尾數進(jìn)行移位，將小階與大階對齊，并對尾數進(jìn)行移位；尾數加減運算模塊判定尾數運算符號后，進(jìn)行尾數運算；尾數規格化模塊對結果完成尾數規格化，同時(shí)調整階碼；最后結合浮點(diǎn)數運算結果判定模塊的符號輸出，經(jīng)過(guò)合并輸出模塊，得到結果輸出?？傮w設計框圖如圖3所示。本文引用地址：http://dyxdggzs.com/article/192020.htm
2．2．2 各模塊設計實(shí)現說(shuō)明
(1)拆分模塊。該模塊將輸入的浮點(diǎn)數拆分成符號位、價(jià)碼、尾數3部分。符號位信號wSign，指數位信號bExp[7：0]，尾數位信號bFraction[23：0]。
(2)浮點(diǎn)數絕對值比較模塊。該模塊通過(guò)對輸入浮點(diǎn)的階碼及尾數的比較，相應得出wCompareResult，bExpDiff，bExpMax三種信號輸出。當bExpA≥bEx-pB時(shí)：wCompareResult=1，bExpDiff=bExpA－bEx-pB，bExpMax＝bExp；當bExpAbExpB時(shí)：wCom-pareResult=0，bExpDiff=bExpB-bExpA，bExpMax=bExpB。
(3)浮點(diǎn)數運算結果符號判定模塊。浮點(diǎn)數符號運算結果判別模塊通過(guò)操作數bDataA，bDataB符號位及wCompareResult信號的輸入判定運算結果數的輸出。
(4)浮點(diǎn)數對階模塊。對階模塊根據wCompare-Result的結果對輸入的操作數尾數bFractionA和bFractionB進(jìn)行操作。當wCompareResult=1時(shí)，對bFractionB進(jìn)行右移位，移位量為bExpDiff，并且將移位后的結果作為bMinFraction輸出，將bFractionA作為bMaxFraction直接輸出；反之對bFractionA進(jìn)行右移位，移位量為bExpDiff，并且將移位后的結果作為bMinFraction輸出，將bFractionB作為bMaxFraction直接輸出。
(5)浮點(diǎn)數對階模塊。此模塊實(shí)現對階后的尾數的加減運算，然后輸出結果尾數的值。當wSignA，wSignB同號時(shí)，尾數bMaxFraction與bMinFraction相加的結果作為bFraction輸出；當wSignA，wSignB異號時(shí)，尾數bMaxFraction與bMinFraction相減的結果作為bFraction輸出。
(6)尾數規格化模塊。尾數bFractionIn[24：0]通過(guò)判定從左邊第一次不為0的位后，將此位數左移到第一位隱藏位，相應添加尾數補0，共計24位。同時(shí)，將階碼調整，再隱藏隱藏位，調整后的階碼和尾數以bExp，bFraction輸出。
(7)合并輸出模塊。將浮點(diǎn)數運算結果符號判定模塊的輸出信號wSign與尾數規格化模塊的輸出信號bExp，bFraction合并，得到輸出結果。
3 結 語(yǔ)
介紹一種在FPGA上實(shí)現的單精度浮點(diǎn)加法運算器，運算器算法的實(shí)現考慮了FPGA器件本身的特點(diǎn)，算法處理流程的拆分和模塊的拆分，便于流水設計的實(shí)現。該加法器在作者參與設計的多款CPCI總線(xiàn)圖形控制器圖形加速子系統上得到實(shí)際的應用和檢驗，在處理速度方面表現出很強的適用性。
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