改進(jìn)型CIC抽取濾波器設計與FPGA實(shí)現

最后，非遞歸結構中每一級再采用多相技術(shù)進(jìn)一步降低功耗?？紤]到中間第二、三、四級階數比較高，因此將每級分解實(shí)現，相當于引進(jìn)流水線(xiàn)技術(shù)，提高電路速率。第二級與第四級均為10階，分解為2個(gè)5階級聯(lián)的結構，第三級為14階，分解為5階、4階、5階。這樣除了SINE濾波器，整個(gè)改進(jìn)型濾波器只有(1 +z-1)4與(1+z-1)5兩種結構。這種高度規則的結構使電路設計和版圖設計變得更加容易。SINE濾波器放在最后一級如圖5所示。

4 仿真結果
為了快速有效地驗證濾波器性能，使用Matlab的simulink工具搭建了三階sigma-delta調制器，輸入各種頻率的正弦波產(chǎn)生高速1，0信號，作為CIC濾波器的輸入。改進(jìn)型CIC濾波器FPGA實(shí)現是采用Xilinx公司SPARTAN-3系列開(kāi)發(fā)板，在ISE 6．3環(huán)境下進(jìn)行的。為了進(jìn)行比較，分別采用文獻[4]中給出的轉換抽取結構與圖4、圖5給出的改進(jìn)結構實(shí)現。頂層結構與仿真結果如圖6所示(其中clk 為輸入時(shí)鐘；rst_n為復位信號，也可視為使能信號，低電平有效；data_in為1 b的輸人數據；data_out為47 b補碼輸出；data_en為輸出數據變化指示信號)。

根據FPGA綜合報告，采用文獻[4]中電路結構實(shí)現的改進(jìn)型CIC，使用的邏輯資源為1 704．個(gè)，占器件總資源的88％，而采用圖4、圖5中的優(yōu)化電路結構時(shí)，在濾波性能不變的前提下，使用的邏輯資源減少為1 261個(gè)，占器件總資源的65% ，說(shuō)明對結構的改進(jìn)與優(yōu)化大大節省了硬件資源。

5 結 語(yǔ)
這里在文獻[4]的基礎上提出一種改進(jìn)型的CIC濾波器，大大提高了其通帶特性，相較于傳統CIC濾波器，無(wú)論在阻帶還是通帶特性都有明顯改善，適合應用于高精度∑-△模數轉換器中。在FPGA實(shí)現的過(guò)程中，對文獻[4]中的結構進(jìn)行優(yōu)化，使部分電路工作在更低的頻率下，大大降低了功耗；采用非遞歸結構，結合傳輸函數自身的特性合并部分分式，降低了電路復雜性；在每級處理時(shí)僅采用加法器和延時(shí)單元，節省了硬件資源，提高了實(shí)用性。