基于FPGA的正交數字混頻器中數控振蕩器的設計與實(shí)

z表示第次旋轉時(shí)與目標角度之差,n次旋轉后,式經(jīng)次迭代可以得到以下結果z輸入,通過(guò)、兩式的迭代運算,迭代結果輸出的n和n就是所需要的三角函數值。

FPGA實(shí)現

1是數控振蕩器的頂層電路結構?？梢钥吹?頻率控制字寄存器將接收到的的頻率控制字送入相位累加器,相位累加器對系統時(shí)鐘進(jìn)行計數,每到達輸入頻率控制字的值即對相位進(jìn)行累加,隨后將累加值送入相位相加器,與相位控制字寄存器接收到的初始相位相加,得到當前的相位值。其中,相位累加器是決定性能的一個(gè)關(guān)鍵模塊,可以利用器件的進(jìn)位鏈實(shí)現快速、高效的電路結構。然而由于進(jìn)位鏈必須位于臨近的邏輯陣列塊和邏輯單元內,所以長(cháng)的進(jìn)位鏈會(huì )減少其它邏輯使用的布線(xiàn)資源;同時(shí),過(guò)長(cháng)的進(jìn)位鏈也會(huì )制約整個(gè)系統速度的提高。因此,設計中采用進(jìn)位鏈和流水線(xiàn)技術(shù)相結合的辦法。采用以上做法實(shí)現的相位累加器既能保證具有較高的資源利用率又能大幅提高系統的性能和速度。

/余弦相位序列,將此序列送入基于算法的波形發(fā)生器,最終獲得兩路正交的正余弦輸出序列。

CORDIC運算迭代單元,然后在系統時(shí)鐘的驅動(dòng)下,將本級的輸出作為本級的輸入,通過(guò)同一級迭代完成運算。這種方法雖然很直觀(guān)但是為了將計算結果提供給下一級運算,會(huì )占用大量的寄存器資源,帶來(lái)許多額外的資源消耗。而且其最大的缺點(diǎn)是運算速度較慢需要個(gè)時(shí)鐘周期才能輸出一個(gè)數據,不利于數據的高速實(shí)時(shí)處理。

2所示的由級運算單元組成的流水線(xiàn)結構,正常工作時(shí)只需一個(gè)時(shí)鐘周期就能輸出一個(gè)數據,為數據實(shí)現高速實(shí)時(shí)處理提供了保障。每一級實(shí)現的功能是根據式進(jìn)行一次迭代,移位的位數等于當前的迭代級數,加減法選擇由該級中的最高位符號位決定,得到下一級的、和的值。經(jīng)過(guò)級流水線(xiàn)運算后,的值變?yōu)?和的值則為初始值0的余弦和正弦值。每一級電路結構主要包括兩個(gè)移位器和三個(gè)加減法器,arctan(2),可將該小數轉換為二進(jìn)制數后,保存于存儲單元中,為每一級流水線(xiàn)提供查找表。

n級迭代序列：,則迭代所能覆蓋的角度范圍僅有的迭代,將迭代序列擴展從而使角度覆蓋范圍也擴大。

Altera公司的軟件,采用對上述數控振蕩器結構進(jìn)行描述,在上通過(guò)功能仿真,結果正確后綜合出電路網(wǎng)表,最后將程序下載至器件780C6中實(shí)現。

Stratix器件,該器件的位加減器工作頻率可以達到以上,從而為產(chǎn)生高速的正交信號提供高速可靠的工作時(shí)鐘?？紤]到的工作時(shí)鐘瓶頸是在相位累加器,因此可以根據具體需要縮減相位累加器的位數來(lái)提高的工作時(shí)鐘頻率。本文設計的工作時(shí)鐘為,相位累加器的位數為位,輸入的頻率控制字為,根據公式： ,,其中為輸入的頻率控制字,clk為工作時(shí)鐘,為相位累加器位數,可算出輸出的正余弦信號的頻率out=30MHz,頻率分辨率。頻率分辨率說(shuō)明：通過(guò)輸入頻率控制字來(lái)改變輸出正余弦信號的頻率時(shí),可以達到的最小步進(jìn)。另外,也可以根據實(shí)際需要的頻率改變輸入頻率控制字值。當然,輸出頻率的上限要受到定律的限制,即out的最大值為clk/2,實(shí)際設計一般不大于clk。

3為數控振蕩器的部分仿真時(shí)序圖。

FPGA器件中利用迭代算法產(chǎn)生正余弦信號?？梢钥吹?該數控振蕩器不但省去了傳統龐大的存儲器資源,僅用移位寄存器和加法器就可產(chǎn)生正余弦信號,結構簡(jiǎn)單,非常適用于在正交數字混頻器中進(jìn)行高速高精度的數字調制解調。