基于FPGA的數字下變頻設計與實(shí)現

在擴頻通信中，數字下變頻（DDC）是一種很重要的技術(shù)，它包括數字混頻器、數控振蕩器以及數字濾波器三部分。而傳統的DDC大多采用專(zhuān)用芯片，雖然其外圍電路簡(jiǎn)單、功能實(shí)現容易控制，但其大部分功能已經(jīng)固化，存在兼容性較差、產(chǎn)品開(kāi)發(fā)靈活性低、后續升級困難等缺陷。本文利用FPGA運算快速、易于升級等優(yōu)點(diǎn)，在簡(jiǎn)化算法的基礎上，用最短的時(shí)間進(jìn)行混頻濾波得到兩路相交信號。用Verilog語(yǔ)言對整個(gè)下變頻進(jìn)行行為描述建模，并給出相應的仿真綜合結果。
1 正交下變頻方案理論分析
　　因為DDC的數據流是采樣信號的速率，DSP處理芯片很難完成高頻實(shí)時(shí)處理任務(wù)，而且FPGA中通常有大容量ROM資源，滿(mǎn)足查找表所需ROM資源，所以更適合用FPGA實(shí)現數字正交下變頻。數字正交下變頻是借助數控振蕩器NCO通過(guò)查找表的方式產(chǎn)生本地正交載波信號，與輸入信號進(jìn)行正交混頻，經(jīng)過(guò)低通濾波得到I―Q基帶信號。圖 1為其方案框圖。

　　接收機收到的高頻信號表達式為：
　　

式中，為接收信號的幅值，d(t)為數據信息的波形， c(t)為偽碼波形，fc=891 MHz，fd=18.176 MHz為信號頻偏，n(t)為高斯白噪聲。根據帶通采樣定理，引入單位沖激函數δ(t)構成沖激函數P(t)：

　　輸入信號為x(t)，其傅里葉變換為x(ω)，則用fS抽樣后得到抽樣信號可表示為：

　　由傅里葉變換性質(zhì)得到XS(ω)，可表示為：
　　　　

　　由式(5)可知，A/D采樣使信號頻譜發(fā)生了周期延拓。中心頻率fC=891 MHz（如圖2）經(jīng)帶通欠采樣后將信號頻譜搬移至fO=18.533 MHz。fO是fC除以fS后的余數。這樣A/D采樣實(shí)現了一個(gè)下變頻功能。