FPGA異步FIFO設計中的問(wèn)題與解決辦法
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本系統采用QuartusIl8．1對系統進(jìn)行仿真，由于系統深度較大，所以設定仿真時(shí)間為100 μs。系統剛上電時(shí)，雙端口RAM中暫時(shí)沒(méi)有數據，此時(shí)系統處于讀空狀態(tài)，empty變?yōu)楦唠娖?，full保持低電平，如圖3所示。隨著(zhù)RAM中數據的不斷寫(xiě)入，系統進(jìn)入寫(xiě)滿(mǎn)狀態(tài)，此時(shí)full變?yōu)楦唠娖?，而empty變?yōu)榈碗娖?，如圖4所示。本文引用地址：http://dyxdggzs.com/article/191924.htm
結 語(yǔ)
本文根據異步FIFO設計的難點(diǎn)和要點(diǎn)，提出了具體的解決方案。在空／滿(mǎn)標志位產(chǎn)生條件的判斷上提出了“檢測+計數器”的新思路，使系統設計方便實(shí)用，并采用格雷碼方式降低了亞穩態(tài)出現的概率。通過(guò)驗證，這種方法在有效判斷空／滿(mǎn)標志位方面有很大的優(yōu)勢。
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