幀同步系統的FPGA設計與實(shí)現

實(shí)驗結果分析：在Quartus II環(huán)境下，時(shí)鐘clk的周期為200μs，當時(shí)鐘周期設定的值很小時(shí)，比如納秒級別，系統則極易出現冒險競爭現象，因此要將時(shí)鐘周期的值設定的大一些。 data為輸入的數據流，為了便于仿真，只在數據流中加入3組巴克碼。bakeshibie為巴克碼識別器的輸出，當巴克碼出現后，觸發(fā)器的Q端變?yōu)楦唠娖剑?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/系統">系統進(jìn)入維持態(tài)，此時(shí)5分頻計數器開(kāi)始計數，若在未計滿(mǎn)5次時(shí)再次出現巴克碼，則5分頻計數器重新開(kāi)始計數，若計滿(mǎn)5次仍未出現巴克碼，則系統徹底丟失同步狀態(tài)，Q端變?yōu)榈碗娖?，系統進(jìn)入捕捉態(tài)?？傮w設計時(shí)序仿真圖如圖7所示。由于此幀同步系統要應用在DPSK解調中，所以幀同步系統仿真的時(shí)鐘頻率要與DPSK解調的時(shí)鐘頻率一致。仿真時(shí)要注意碼元的傳輸方向即巴克碼是高位先發(fā)送還是低位先發(fā)送，這將影響到仿真質(zhì)量。

5 結論
詳細闡述各模塊功能，實(shí)現方法及仿真圖形，系統對幀同步碼(巴克碼)作出嚴格限制，即系統只有在嚴格收到幀同步碼后才會(huì )有幀同步信號輸出，提高系統的可靠性。保護電路設計有效降低漏同步和假同步的概率，時(shí)鐘控制的RS觸發(fā)器保證了同步系統狀態(tài)的正確轉換。同步系統各項技術(shù)指標均符合要求，工作正確可靠，有較高使用價(jià)值。