FIR帶通濾波器的FPGA實(shí)現
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在FPGA應用中，比較廣泛而基礎的就是數字濾波器。根據其單位沖激響應函數的時(shí)域特性可分為無(wú)限沖擊響應(Infinite Impulse Response，IIR)濾波器和有限沖擊響應(Finite Impulse Response，FIR)濾波器。DSP Builder集成了Altera和Matlab／Simulink基于FPGA的信號處理的建模和設計。該工具可以將數字信號處理算法(DSP)系統表示成為一個(gè)高度抽象的模塊，在不降低硬件性能的前提下，自動(dòng)將系統映射為一個(gè)基于FPGA的硬件設計方案。即支持設計者在Matlab中完成算法設計，在Simulink軟件中完成系統集成，然后通過(guò)SignalCompiler(模塊名)生成在QuartusⅡ軟件中可以使用的硬件描述語(yǔ)言，最終實(shí)現硬件系統的設計。FIR濾波器是DSPBuilder應用中最為常用的模塊之一，在此基于上述基礎，設計實(shí)現了基于模塊的FIR數字帶通濾波器。
1 基于DSP Builder的濾波系統設計
1．1 FIR濾波器原理
有限沖激響應(Finite Impulse Response，FIR)濾波器是由有限個(gè)采樣值組成，實(shí)現的方式是非遞歸、穩定的，在滿(mǎn)足幅頻響應要求的同時(shí)，可以獲得嚴格的線(xiàn)性相位特性，因此在高保真的信號處理等領(lǐng)域得到廣泛應用。
對于一個(gè)FIR濾波器系統，它的沖擊相應總是有限長(cháng)的，其系統函數可記為：
最基本的FIR濾波器可表示為：
式中：z(n)是輸入采樣序列；h(n)是濾波器系數；L是濾波器階數；y(n)表示濾波器輸出序列，為x(n)和h(n)的卷積。FIR濾波器基本結構如圖1所示。
對于一個(gè)4階濾波器子系統其輸出可表示為：
可見(jiàn)在這個(gè)子系統中共需要4個(gè)延時(shí)器，4個(gè)乘法單元和一個(gè)4輸入的加法器，并可以根據實(shí)際需要選擇調用子系統構成多階濾波器。
1．2 濾波的總體要求及實(shí)現
1．2．1 設計要求和濾波參數選取
該帶通濾波器的技術(shù)指標為16階FIR數字帶通濾波器，對模擬信號的采樣頻率fs為102．4 kHz，通帶頻率為24～44 kHz，上限截止頻率24 kHz，下限截止頻率44 kHz，輸入／輸出序列位寬分別是9位、19位。濾波器系數由濾波器設計工具FDATools生成。因FIR數字濾波器的設計方法主要有窗函數法和等波紋一致逼近法等，比較最佳效果選定Equiripple等波紋法實(shí)驗。輸入信號采用DSPBuilder庫中的增加／減少(Increment Decrement)模塊和LUT模塊，分別構成一個(gè)線(xiàn)性遞增的地址發(fā)生器和正弦查找表模塊。這樣組建一組正弦信號，考慮組建通帶內頻率f1=24．414 kHz與帶外頻率f2=48．828 kHz疊加。之所以選這兩個(gè)頻率主要根據LUT中的信號的步進(jìn)制即在一個(gè)周期(0～2π)中對信號采樣點(diǎn)來(lái)決定的。
1．2．2 帶通濾波器的模型設計
根據FIR濾波器原理和4階子系統的輸出公式，在Matlab的Simulink環(huán)境下，調用Altera DSP Builder庫中的4個(gè) Delay延遲模塊、4個(gè)Product乘法模塊、5個(gè)9位的Input輸入端口、1個(gè)20位的Output輸出端口和一個(gè)4輸入的加法器，使9位的輸入序列x(n)和FIR濾波器的系數h(0)，h(1)，h(2)，h(3)作為輸入，完成4階濾波器子系統。調用4個(gè)這樣的子系統級聯(lián)起來(lái)構成16階的濾波器。其中，濾波器系數h(0)，h(1)，…，h(15)由濾波器設計工具FDATools生成，系數與濾波器關(guān)聯(lián)，建立出完整的濾波系統模型。
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