FIR帶通濾波器的FPGA實(shí)現

3 在ModeISim中實(shí)現RTL級仿真
Simulink中僅實(shí)現了算法級的仿真，而ModelSim需要對生成的VHDL代碼進(jìn)行功能仿真即RTL級仿真。如圖4的波形。

圖4定性表述了6個(gè)信號波形。clock為時(shí)鐘周期，第二個(gè)信號是全局復位。重點(diǎn)觀(guān)察第三、六個(gè)信號，分別是輸入信號(加了數／模轉換的)的模擬顯示和經(jīng)濾波后輸出信號的模擬顯示。這和Simulink中仿真結果是一致的。第四個(gè)信號是濾波后(加數／模轉換)的信號，第五個(gè)是最后一個(gè)4階濾波子系統的輸出。同樣可設置ModelSim對應的數字顯示，每個(gè)時(shí)鐘周期對應的數值即為每個(gè)時(shí)鐘周期對正弦信號的一個(gè)采樣點(diǎn)計算一次的值。

4 在QuartusⅡ中實(shí)現時(shí)序仿真
ModelSim中也僅實(shí)現RTL級仿真，并不能精確反應電路的全部硬件特性。Altera提供自動(dòng)和手動(dòng)兩種綜合適配流程，在此選用自動(dòng)流程在QuartusⅡ中進(jìn)行硬件設計。設定990 ns仿真結果如圖5所示與圖3ModelSim的數字顯示對應信號和結果均是一致的，只是QuartusⅡ的時(shí)序仿真更為精確。

5 FPGA硬件實(shí)現
系統仿真通過(guò)后，需轉到硬件上加以實(shí)現，這是整個(gè)DSP Builder設計中最為關(guān)鍵的一步。QuartusⅡ仿真中生成了．sof編程文件，用于FPGA編程配置，完成了對開(kāi)發(fā)板StratixⅡEP2S180特定芯片的編譯和管腳的分配。將．sof文件下載到開(kāi)發(fā)板中，編程模式為USB Blaster相應模式為JTAG，用示波器檢測D／A輸出，可觀(guān)察到實(shí)測的輸入／輸出波形與仿真結果均對應一致。至此完成了該濾波器完整的FPGA開(kāi)發(fā)設計，并驗證了該濾波器達到預期設計要求。

6 結 語(yǔ)
這里介紹在A(yíng)ltera DSPBuilder。環(huán)境下基于模型化設計FIR數字帶通濾波器的方法，通過(guò)模塊化的方法實(shí)現了向VHDL硬件描述語(yǔ)言代碼的自動(dòng)轉換、RTL級功能仿真、綜合編譯適配和布局布線(xiàn)、時(shí)序實(shí)時(shí)仿真直至對目標器件的編程配置和硬件實(shí)現。驗證了濾波器滿(mǎn)足預期設計要求。創(chuàng )新點(diǎn)在于便捷地設計模塊或修改基本參數，完成其他DSP系統設計。綜上采用DSP Builder作FPGA設計，可以更快速、可靠、有效地實(shí)現系統功能。體現了FPGA技術(shù)的便捷和發(fā)展。