基于CycloneII系列FPGA的DDFS信號源實(shí)現
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4 結果分析
本設計在QuartusII6．0的平臺上完成設計工作，其仿真波形如圖4所示。在仿真波形中設置的步進(jìn)長(cháng)度為1024點(diǎn)。由于有狀態(tài)機進(jìn)行流程控制，產(chǎn)生的波形較平滑，元多滑毛刺產(chǎn)生。若要進(jìn)一步提高輸出信號頻率范圍，則設計過(guò)程中，不應對時(shí)鐘信號進(jìn)行分頻。本文引用地址：http://dyxdggzs.com/article/191855.htm
同時(shí)，還可以利用QuartusII的SigTapII工具對所設計的程序進(jìn)行硬件驗證，設置好相應步進(jìn)后，相應的輸出波形如圖5及圖6所示?？梢?jiàn)所產(chǎn)生的低頻正弦信號波形平滑，而頻率較高時(shí)有一定的毛刺，這可以通過(guò)后級的低通濾波電路(如切比雪夫低通濾波網(wǎng)絡(luò )等)來(lái)進(jìn)行濾除。
本設計使用的邏輯單元只占FPGA片上資源的1％，存儲單元占54％，I／O口占13％?？梢?jiàn)主要資源為片上的存儲單元，如果提高一位地址位，則數據量翻倍，FPGA片上ROM不夠用。通過(guò)QuartusII6．0的時(shí)鐘分析，本設計可達到的最高時(shí)鐘為149．41 MHz，而地址發(fā)生的時(shí)鐘為時(shí)鐘的4分頻，故地址發(fā)生單元的最高時(shí)鐘可達37．352 5 MHz，相應的輸出信號最高頻率可達4．665 MHz，相應的最低頻率及頻率步進(jìn)為284．976 Hz。
5 結束語(yǔ)
本設計在不向外擴展ROM存儲器的情況下，對DDFS設計進(jìn)行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，其輸出正弦信號最高頻率可達4 MHz以上。只要采用更好的方案進(jìn)行設計，使采樣點(diǎn)可以做到232個(gè)及以上，頻率分辨率可以做到0．015 Hz，達到mHz量級，進(jìn)一步提高信號源的輸出信號頻率范圍及頻率分辨率等技術(shù)指標，可利用Cyclone II系列芯片設計出性能優(yōu)良的信號源，達到實(shí)用信號源的要求。
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