采用FPGA實(shí)現發(fā)電機組頻率測量計的設計

1 引言
在現代社會(huì )中，電資源成為人們生活當中不可缺少的一部分，而發(fā)電機和電動(dòng)機在電力系統中扮演著(zhù)非常重要的角色。在很多場(chǎng)合，需要對電機組和電網(wǎng)的頻率進(jìn)行測量。目前，頻率測量的電路系統很多，這里介紹一種數字電路測頻：基于FPGA的發(fā)電機組的頻率測量計。
隨著(zhù)電子技術(shù)的不斷發(fā)展和進(jìn)步，以EDA為代表的數字電路設計發(fā)生很大變化。在設計方法上，已經(jīng)從“電路設計―硬件搭試―焊接”的傳統設計方式到“功能設計 ―軟件模擬―下載調試”的電子自動(dòng)化設計模式。在這種狀況下，以硬件描述語(yǔ)言(Hardware Description Language)和邏輯綜合為基礎的自頂向下的電子設計方法得到迅速發(fā)展。Verilog HDL語(yǔ)言是目前應用最廣泛的硬件描述語(yǔ)言，它是在C語(yǔ)言的基礎上發(fā)展起來(lái)的，語(yǔ)法較為自由靈活、擁有廣泛的學(xué)習群體、資源比較豐富，且容易學(xué)簡(jiǎn)單易懂。本文發(fā)電機組頻率測量計的設計是在Verilog hdl語(yǔ)言的基礎上展開(kāi)的，源程序經(jīng)過(guò)Altera 公司的QuartusⅡ5.0軟件完成了綜合、仿真(功能仿真和時(shí)序仿真)，FPGA(Field Programmable Gate Array,現場(chǎng)可編程門(mén)陣列) 選用的是Cyclone系列的EP1C3T144C6器件。

2 頻率測量電路
2.1頻率測量的總體電路
采用電壓互感器取來(lái)自于發(fā)電機組端電壓或電網(wǎng)電壓的測頻輸入信號，經(jīng)削波、濾波處理后，變成幅度基本不變的穩定波形，經(jīng)放大電路將信號放大整形，再用電壓比較電路將具有正負幅值的方波變成只有正幅值的方波信號。然后，通過(guò)光電耦合器使FPGA的數字系統與輸入信號隔離。FPGA數字系統利用標準的1HZ信號對隔離后的方波信號的脈沖個(gè)數進(jìn)行計數，得到信號的頻率數，該頻率數經(jīng)數碼管顯示。由于發(fā)電機組的頻率與發(fā)電機組端電壓有關(guān)系，可以從頻率的變化得到發(fā)電機組端電壓的變化。從系統總體框圖如圖1所示，從中可以看出，該FPGA數字系統與輸入通道隔離，因而大大提高了系統硬件的抗干擾能力。

圖1 系統總體框圖
2.2頻率測量的原理
頻率測量的原理是計算每秒鐘待測信號的脈沖個(gè)數，也就是利用標準的1HZ (周期為1s) 脈寬信號對輸入的待測信號的脈沖進(jìn)行計數，1秒計數結束后對采集到脈沖個(gè)數送到數碼管顯示。
測頻控制器有3個(gè)輸入信號：Samplefreq為標準的脈沖信號，Reset是復位控制信號，Start是開(kāi)始測量信號；3個(gè)輸出信號： Endmeasure是結束測量信號(計數復位和轉換復位)，Gate是允許計數信號(即門(mén)控信號)，Enableconvert是開(kāi)始轉換信號?？刂屏鞒淌窍葘︻l率計復位，再開(kāi)始測量，在Samplefreq信號的上升沿，Gate信號使能使計數器開(kāi)始工作，到Samplefreq的下一個(gè)上升沿， Gate反轉成低電平使計數器停止計數，同時(shí)Enableconvert使轉換器開(kāi)始轉換二進(jìn)制數(轉換時(shí)間低于1s)。轉換結束后，十進(jìn)制數經(jīng)過(guò)7段顯示譯碼器譯碼，然后在數碼管中顯示所測信號的頻率。由于Enableconvert信號的使用使數碼管數據顯示穩定，不會(huì )出現閃爍。進(jìn)行下次測量之前要對頻率計進(jìn)行復位，使數碼管的數字顯示清零，為下次顯示做準備。
本文設計的數字頻率計有六個(gè)模塊組成：測頻控制模塊(Control)、十分頻模塊(divfreq)、二進(jìn)制計數器模塊(Counter)、鎖存器模塊(Latch)、二進(jìn)制到十進(jìn)制的轉換器模塊(Bit2Bcd)、7段顯示譯碼器模塊(Led_encoder)。