優(yōu)化FPGA功耗的設計技術(shù)

無(wú)論從微觀(guān)到宏觀(guān)、從延長(cháng)電池壽命到減少全球變暖的溫室效應等等，各種不同因素都在迅速推動(dòng)系統設計人員關(guān)注節能問(wèn)題。一項有關(guān)設計優(yōu)先考慮事項的最新調查指出，大部分工程師已把功耗排在首位，或者是將其緊跟在性能、密度和成本之后。

在功耗方面，FPGA帶來(lái)了獨特的挑戰。系統設計人員只要能夠透徹充分的了解這些挑戰，以及應對挑戰所需的新技術(shù)、新方法和新工具，就能夠發(fā)揮基于FPGA的便攜式系統的部署優(yōu)勢。隨著(zhù)業(yè)界越來(lái)越多地采用FPGA，為更廣泛的應用產(chǎn)品提供靈活性并加快其上市速度，這點(diǎn)便顯得愈加重要。

評估某個(gè)FPGA架構是否適用于現今的功率敏感應用，必須深入研究功率方程。要做到這一點(diǎn)，我們可以在投入可行設計解決方案(劃分、時(shí)鐘和功率門(mén)控、電壓分軌等等)前， 對FPGA的功率特性及其影響進(jìn)行分析，并使用優(yōu)化工具來(lái)實(shí)現。

實(shí)現低功耗設計

根據所選FPGA技術(shù)類(lèi)型的不同，電源可以看成是由靜態(tài)、動(dòng)態(tài)、上電(或浪涌)、配置以及不同低功耗模式等成分組成。

靜態(tài)和動(dòng)態(tài)電源是所有IC設計人員都熟知的問(wèn)題。靜態(tài)電源源于以下幾種形式的泄漏電流：亞閾值泄漏、結泄漏、柵致漏極泄漏(GIDL)和柵極泄漏。動(dòng)態(tài)電源則指器件工作期間的電源，與所用功能性資源(邏輯區塊、時(shí)鐘樹(shù)、嵌入式RAM、PLL等) 、I/O上的負載和阻抗終端、時(shí)鐘頻率、數據模式以及到達動(dòng)態(tài)特性、信號活動(dòng)或觸發(fā)率，以及信號靜態(tài)概率等因素有關(guān)。

在設計易失性SRAM FPGA解決方案時(shí)，除靜態(tài)和動(dòng)態(tài)電源之外，設計人員還必須考慮到其它三種電源成分。在系統與器件功能性上電期間，浪涌電源和配置電源可能會(huì )意義重大，就如同睡眠(靜態(tài))模式下所需的電源一般。除此之外，由于SRAM FPGA是易失性的，它們必須通過(guò)一個(gè)外部設備驅動(dòng)程序(通常保存在PROM中)來(lái)啟動(dòng)，這增加了系統的額外功耗和啟動(dòng)延時(shí)。

雖然SRAM FPGA供應商不斷努力降低產(chǎn)品功耗，但市面上的這些器件仍然耗能過(guò)高，從而極大增加了總體的系統功耗，尤其是將幾個(gè)FPGA安裝于單個(gè)電路板上，或者是不同電路板的FPGA共用一個(gè)電源時(shí)。對于需要頻繁開(kāi)/關(guān)的系統，這種影響則更大，所以估算電池壽命時(shí)必須將之考慮在內。因此，在為基于SRAM的可編程器件確定電源大小或選擇電池時(shí)，系統設計人員務(wù)必要考慮到配置和浪涌電源。另一方面，真正的FLASH FPGA是非易失性的，不會(huì )產(chǎn)生浪涌或配置電流，而且總體靜態(tài)功耗較低，這樣一來(lái)，設計任務(wù)就比較簡(jiǎn)單，功耗亦大大減小(圖1)。

圖1：易失性SRAM FPGA與非易失性真正 FLASH FPGA的電流曲線(xiàn)比較