用FPGA實(shí)現音頻采樣率的轉換

減少運算次數之方法的數學(xué)推導在技術(shù)文獻中已有廣泛論述。實(shí)踐結果表明，盡管有必要級聯(lián)濾波器電路，但必須對級聯(lián)的數數加以限制。如果使用級聯(lián)級數過(guò)多，就可能超過(guò)實(shí)現設計的可用資源。如果用FPGA作為目標架構，實(shí)踐證明兩級電路最好。

整個(gè)電路由用于過(guò)采樣的兩個(gè)相對簡(jiǎn)單的濾波器和一個(gè)簡(jiǎn)單的線(xiàn)性插值器組成。這種結構可以有效地映射到FPGA。

設計實(shí)現

可以在Simulink中用Synplify DSP模塊集和Simulink的濾波器設計與分析(FDA)工具實(shí)現該電路。FDA工具可幫助生成和驗證各種FIR和IIR濾波器。該工具是Simulink信號處理工具箱的組成部分，Synplify DSP就是使用此工具箱實(shí)現濾波器結構。

Synplify DSP模塊集或FDA工具提供的所有電路元件在PortIN和PortOUT描述之間都有定義，它們能夠生成VHDL或Verilog代碼。 Simulink模塊集中的FFT和SCOPE元件對動(dòng)態(tài)響應進(jìn)行頻譜分析和驗證。這些模塊專(zhuān)門(mén)用于功能驗證，包括浮點(diǎn)到定點(diǎn)轉換功能(量化)。這些模塊都不用硬件實(shí)現。

算法實(shí)現的第一部分包括兩個(gè)FIR濾波器：第一個(gè)濾波器有512個(gè)抽頭，第二個(gè)濾波器有6?個(gè)抽頭。因此，由過(guò)采樣生成的RTL代碼共含有576個(gè)乘法運算，這正是使用FPGA顯得并不具有商業(yè)可行性的原因。這么大的FPGA會(huì )受到成本制約，因為需要用到有 6?0個(gè)DSP48模塊的特大型Xilinx Virtex-5 XC5VSX95T器件。

未映射到專(zhuān)用硬件結構(DSP模塊)的所有乘法運算都必須用通用邏輯資源(LUT或寄存器)構建。這樣會(huì )導致資源要求上升而最高時(shí)鐘速度下降。與通用邏輯單元相比，專(zhuān)用的DSP48模塊作為乘法器會(huì )有效得多(圖4)。

圖4：用Simulink的濾波器設計與分析(FDA)工具實(shí)現濾波器。

設計優(yōu)化

Synplify DSP的折疊選項可用來(lái)盡量減少所用乘法器的數量。在低采樣頻率下工作的電路尤其可從這一優(yōu)化中受益。

其原理很簡(jiǎn)單。通常，每個(gè)乘法運算使用一個(gè)硬件乘法器，即使對于千赫級采樣頻率也是如此。然而，FPGA能以數百兆赫級的時(shí)鐘速度工作。如果硬件乘法器在FPGA的系統頻率下工作，就可以用時(shí)間多路復用過(guò)程按時(shí)序處理乘法運算。

假設電路的采樣頻率是3MHz，而FPGA最高可以在120MHz頻率下運行。如果以系統頻率運行乘法器，則每個(gè)硬件乘法器可以執行40次運算。此時(shí)所需硬件可以減少40倍。也就是說(shuō)可以將上述采樣率轉換器(或使用低采樣頻率的任何其他電路)“折疊”到僅需要很少硬件乘法器的程度。所以，也可以在現有最小的低成本FPGA中實(shí)現這種轉換器，從而真正取代DSP。

當然，還可能將計算量特別大的算法從DSP卸載到FPGA，從而減輕處理器的負荷。如果您的DSP應用已經(jīng)超過(guò)性能極限，而且您已經(jīng)為針對特定DSP架構的應用源代碼作出大量投入，那么這種方法尤其有用(圖5)。

圖5：可以用折疊功能顯著(zhù)減少所需的FPGA資源。