用FPGA實(shí)現音頻采樣率的轉換

顯然，用FPGA實(shí)現音頻頻率的采樣率轉換器存在以下問(wèn)題：

1. 算法問(wèn)題：

a. 可能的最高信噪比

b. 原始信號所載信息的可能最小變化

c. 算法的有效描述，因為FPGA中的資源消耗在很大程度上取決于描述的質(zhì)量

d. 量化

2. 實(shí)現問(wèn)題：

a. 邏輯正確的算法實(shí)現

b. FPGA資源限制

c. 速度優(yōu)化實(shí)現

d. 延遲

轉換需要較高的時(shí)鐘速度，因為具體實(shí)現取決于對轉換信號的足夠過(guò)采樣。FPGA系統時(shí)鐘頻率與待轉換信號的頻率差異必須相應較大。

FDA 工具可幫助生成和驗證各種FIR和IIR濾波器。該工具是Simulink信號處理工具箱的組成部分，Synplify DSP就是使用此工具箱實(shí)現濾波器結構

對于CD質(zhì)量的音頻信號，還要求信噪比不得低于100dB。專(zhuān)業(yè)應用甚至需要大于 120dB的音頻信號。就信號質(zhì)量而言，其他低頻信號(如控制電路算法)遠不如音頻信號那樣苛刻。

算法

多相FIR濾波器結構需要轉換采樣率(異步重采樣)。算法包括兩步，第一步是頻率過(guò)采樣，第二步是線(xiàn)性插值，這是從給定頻率生成不同頻率時(shí)需要的。這兩個(gè)頻率相互異步。

以單步方式進(jìn)行信號重采樣所需資源較多，因為濾波器會(huì )較復雜。這種實(shí)現需要數百萬(wàn)次乘法運算。這樣的描述效率很低的，應當加以避免。如果線(xiàn)性插值在第二步實(shí)現，那么結構就會(huì )簡(jiǎn)單得多(圖3)。

圖3：分兩步實(shí)現采樣率轉換器(一、過(guò)采樣；二、線(xiàn)性插值)以提高效率。

高效地描述過(guò)采樣(第一步)是讓 FPGA實(shí)現節省資源的唯一方法。如果用若干級聯(lián)級而非單一運算步驟來(lái)實(shí)現這部分電路，所需運算數量就會(huì )大大減少。

在算法實(shí)現時(shí)，必須確定執行運算的目標架構(DSP或FPGA)。與具有固定架構的數字信號處理器不同，FPGA可實(shí)現任何架構。不過(guò)，當實(shí)現大量單獨的乘法運算時(shí)，FPGA最終會(huì )受到器件尺寸的限制。

所需乘法器的數量將隨著(zhù)濾波器抽頭的增加而增加。每個(gè)抽頭都需要使用一個(gè)DSP模塊或乘法器。當級聯(lián)重采樣電路時(shí)，各濾波器必須執行復雜程度很低的功能。從理論上講，單獨的級越多，濾波器的實(shí)現就越好。