基于FPGA的雙口RAM與PCI9O52接口設計

摘要：為了解決PCI9052和雙口RAM之間讀寫(xiě)時(shí)序不匹配的問(wèn)題，本設計采用可編程器件來(lái)實(shí)現它們之間的接口電路。此電路可以使系統更加緊湊。核心邏輯部分采用有限狀態(tài)機實(shí)現，使控制邏輯直觀(guān)簡(jiǎn)單，提高了設計效率。
通過(guò)仿真工具M(jìn)odelSim Se對該接口電路進(jìn)行了驗證，得出的仿真波形符合要求。
關(guān)鍵詞：PCI9052；雙口RAM；FPGA；狀態(tài)機

O 引言
IDT70V28L(雙口RAM)的存取時(shí)間大于20ns，PCI9052工作于25MHz，其存取時(shí)間要大于雙口RAM的存取時(shí)間。PCI9052是發(fā)起交易的主動(dòng)者，相當于一個(gè)慢速器件訪(fǎng)問(wèn)快速器件，通過(guò)可編程器件，可以把PCI9052讀寫(xiě)控制信號直接傳遞給IDT70V28L，完成時(shí)序的匹配。
為將PCI9052的局部邏輯轉換為雙口RAM的讀寫(xiě)控制信號和地址信號，本設計采用了可編程器件來(lái)實(shí)現它們之間的接口邏輯電路。在可編程器件設計中，狀態(tài)機的設計方法是應用最廣泛的設計方法之一。有限狀態(tài)機是一種簡(jiǎn)單、結構清晰、設計靈活的方法，它易于建立、理解和維護，特別應用在具有大量狀態(tài)轉移和復雜時(shí)序控制的系統中，更顯其優(yōu)勢。鑒于其優(yōu)勢，本設計采用了Verilog HDL描述的狀態(tài)機來(lái)實(shí)現該接口的時(shí)序邏輯，并通過(guò)仿真工具驗證了該設計的正確性。

1 PCI9052和雙DRAM
1．1 PCI9052簡(jiǎn)介
PCI9052是PLX公司繼PCI9050之后開(kāi)發(fā)的低價(jià)位總線(xiàn)目標接口芯片，低功耗，符合PCI2．1規范，它的局部總線(xiàn)(LOCAL BUS)可以通過(guò)可編程設置為8／16／32位的(非)復用總線(xiàn)，數據傳輸率可達到132Mb／s。它的主要功能和特性如下：
(1)異步操作。PCI9052的Local Bus與PCI總線(xiàn)的時(shí)鐘相互獨立運行，兩總線(xiàn)的異步運行方便了高、低速設備的兼容。Local Bus的運行時(shí)鐘頻率范圍為0～40MHz，TTL電平；PCI的運行時(shí)鐘頻率范圍0～33MHz。
(2)可編程的局部總線(xiàn)配置。PCI9052支持8位、16位或32位Local Bus，它們可以是復用或非復用。PCI9052有4個(gè)字節允許(LBE[3：0]#)信號，26條地址線(xiàn)(LA[27：2])，乖和32位、16位、8位數據線(xiàn)(LAD[3l：0])。
(3)直接從(目標)數據傳送模式。PCI9052支持從PCI總線(xiàn)到Local Bus的猝發(fā)存儲器映射空間的傳送和I／O訪(fǎng)問(wèn)。讀和寫(xiě)FIFO允許在PCI和局部總線(xiàn)之間的高性能猝發(fā)。PCI總線(xiàn)被允許猝發(fā)，這樣Local Bus能被設置成猝發(fā)或持續單周期。
(4)4個(gè)局部片選。PCI9052提供4個(gè)片選，每個(gè)片選的基地址和范圍被編程成獨立的由SEEPROM或主機。
(5)5個(gè)局部地址空間。每個(gè)局部地址空間的基地址和范圍被由SEEPROM或主機編程成唯一的。
1．2 雙口RAM
IDT70V28是高速64k×16的雙端口靜態(tài)RAM。它能被設計為1024kb的雙端口RAM或者是32位字主從雙端口RAM。該雙口RAM提供兩個(gè)獨立的具有控制、地址和I／O引腳的端口。它的主要特性如下：a．可同時(shí)訪(fǎng)問(wèn)雙端口同一存儲器空間；b．高速存儲訪(fǎng)問(wèn)，訪(fǎng)問(wèn)速度可達到20ns；c．低功耗運行；d．同過(guò)將多個(gè)設備級聯(lián)，可以方便地將數據線(xiàn)寬擴展到32位或更高；e．具有‘busy’和‘interrupt’旗語(yǔ)。避免訪(fǎng)問(wèn)沖突：f．可以獨立訪(fǎng)問(wèn)端口。