基于流水線(xiàn)技術(shù)的并行高效FIR濾波器設計

2 FIR并行濾波器的乘法器設計

在并行濾波器的設計中，每一個(gè)乘法器的一端輸入數據，另一端為固定常數。對于常數乘法器，可以預先將常數的部分乘積結構存儲起來(lái)，然后通過(guò)查表的方式實(shí)現兩個(gè)數據的乘積。以16位輸入、常數為14位的乘法器為例，給出其實(shí)現結構如圖2所示。

對于無(wú)符號數來(lái)說(shuō)，這是一種理想結構。但是在實(shí)際使用中，通常使用有符號數且常用補碼的形式，因此需要對這種結構進(jìn)行改進(jìn)。一種改進(jìn)方法是將輸入的數據分開(kāi)，即最高的幾位作為有符號數處理，其它作為無(wú)符號數處理。第二種改進(jìn)方法是將符號數經(jīng)過(guò)補碼/原碼變換器變換成原碼，然后，將原碼作為無(wú)符號數處理，通過(guò)有符號數的符號位來(lái)控制加法器的加減。第三種改進(jìn)方法是一種優(yōu)化方法，即要用三個(gè)二進(jìn)制補碼變換器，處理輸入的有符號數和濾波器的系數，這樣可以避免使用有符號數的乘法和加法運算。具體的乘法累加器運算過(guò)程及結果如圖3所示。其中，對應乘數高位和低位部分積p1(n)和p2(2)可以分別先垂直相加后水平相加，或者先水平相加后垂直相加，最后的結果是一樣的。若采用后種方法，由于FIR濾波器的h(n)均為常數，得到部分積的矢量乘法運算就演變成了查表法，其中，S1(n)表示S(n)的最低有效,p1表示最低有效位部分積之和。

同理，得p2，將p2左移一位與p1相加，便得到最后結果。這種查表法就是采用流水線(xiàn)技術(shù)進(jìn)行FIR濾波器算法分解的基礎，當字長(cháng)增加時(shí)，相應得到p3、p4等。并相應移位相加即可。 在這種結構中，時(shí)鐘是f1，內部操作的時(shí)鐘是4×f1，其中的4個(gè)多路復用器每次可以從16路信號中選出4位用作ROM的地址線(xiàn)。每次4位地址從ROM中讀出數據，經(jīng)過(guò)相應的移位相加即可，兩位計數器用來(lái)控制這些多路復位器的輸出。 比較圖6與圖7，不難看出，系數在量化前后的頻域特性是不同的，量化帶來(lái)了頻域特性的惡化。在驗證了量化后的頻域特性滿(mǎn)足設計要求和系數的有效性之后，就可以進(jìn)行FPGA電路的設計。 本文介紹了并行高效數字濾波器的設計方法，給出了電路的仿真結果。利用VHDL語(yǔ)言，采用可重復配置的FPGA，降低了設計成本，提高了系統的適用性。由于FIR濾波器的系數是常數，可以保存在ROM中，在運算的通過(guò)查找表的方法可很快得到乘法輸出，減少了使用的資源和布線(xiàn)延時(shí)，節省了運算時(shí)間。在設計中，充分利用先進(jìn)的EDA團體操，大大提高了設計效率。

采用流水線(xiàn)技術(shù)和加法器的資源共享技術(shù)可以更好地提高常數乘法器的優(yōu)越性。16比特輸入、14比特常數的這種方法的常數乘法器的結構如圖4所示。

3 FIR濾波器的FPGA實(shí)現

按照第2節所描述的第三種優(yōu)化方法實(shí)現常數乘法器，乘法器輸出以后按照圖4所示的濾波器結構，通過(guò)流水線(xiàn)技術(shù)的加法器可以實(shí)現高效的濾波器。值得注意的是：在乘法器輸出的時(shí)候需要對輸出的數據進(jìn)行一位擴展，可以避免加法器的溢出問(wèn)題。

為了有效地利用資源，先通過(guò)多路復用器將輸入的序列復選出來(lái)，這樣所有常數乘法器可以共用一個(gè)多路復用器，然后通過(guò)ROM查表方法實(shí)現常數乘法器。優(yōu)化后的原理結構如5所示。