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EEPW首頁(yè) >> 主題列表 >> 流水線(xiàn)技術(shù)

基于FPGA的FOR循環(huán)并行CRC流水線(xiàn)算法

  • 通過(guò)研究通用串行循環(huán)冗余校驗(CRC)編碼技術(shù)并在此基礎上,利用等式代換或矩陣變換等方法推導出通用并行CRC編碼電路結構。根據傳統的并行CRC編碼方法,發(fā)現在高速數據傳輸校驗中,需要大量的人為計算量,由于計算量大,容易產(chǎn)生一些計算錯誤。于是在傳統的串行CRC編碼的思想基礎上,利用FOR循環(huán)語(yǔ)句與流水線(xiàn)技術(shù)相結合,提出基于FPGA的FOR循環(huán)并行CRC流水線(xiàn)算法。
  • 關(guān)鍵字: 循環(huán)冗余校驗  流水線(xiàn)技術(shù)  FPGA  

基于FPGA的Canny算法的硬件加速設計

  • 由于Canny算法自身的復雜性,使得其做邊緣檢測的處理時(shí)間較長(cháng)。針對這個(gè)問(wèn)題,提出和實(shí)現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎,并采用了流水線(xiàn)技術(shù)來(lái)對系統的結構改進(jìn)和優(yōu)化。最后通過(guò)對有加速器和無(wú)加速器的系統分別做圖像處理,并對統計時(shí)間對比分析。結果表明經(jīng)過(guò)加速改進(jìn)的系統相對節約了處理時(shí)間,并能實(shí)時(shí)高效地處理復雜圖像的邊緣。
  • 關(guān)鍵字: 流水線(xiàn)技術(shù)  圖像處理  FPGA  

3-DES IP核的VerilogHDL設計

  • 首先介紹了3-DES算法的加密/解密原理,在此基礎上,采用流水線(xiàn)技術(shù),設計了一種高速的3-DES加/解密IP核,并用VerilogHDL語(yǔ)言描述其中的各個(gè)模塊。
  • 關(guān)鍵字: IP核  流水線(xiàn)技術(shù)  VerilogHDL  DES加/解密  

基于流水線(xiàn)技術(shù)的并行高效FIR濾波器設計

  • 摘要:基于流水線(xiàn)技術(shù),利用FPGA進(jìn)行并行可重復配置高精度的FIR濾波器設計。使用VHDL可以很方便地改變?yōu)V波器的系數和階數。在DSP中采用這種FIR濾波器的設計方法可以充分發(fā)揮FPGA的優(yōu)勢。數字濾波器可以濾除多余的噪聲
  • 關(guān)鍵字: FIR  流水線(xiàn)技術(shù)  并行  濾波器設計    

流水線(xiàn)技術(shù)在基于FPGA的DSP運算中的應用

  • 在數字信號處理(DSP)領(lǐng)域,需要處理的數據量很大,并且實(shí)時(shí)性要求很高。傳統的DSP設計方法主要有采用固定功...
  • 關(guān)鍵字: 流水線(xiàn)技術(shù)  FPGA  DSP  運算  

流水線(xiàn)技術(shù)在基于FPGA的DSP運算中的應用研究

  • 流水線(xiàn)技術(shù)是FPGA設計速度優(yōu)化的有效方法之一。通過(guò)不同流水線(xiàn)級數和不同位寬的加法器和乘法器綜合數據的對比,說(shuō)明在用FPGA實(shí)現數字信號處理硬件化運算中流水線(xiàn)技術(shù)的有效性和選擇方法。對流水線(xiàn)應用中設計方法的選擇、流水線(xiàn)首次延時(shí)和寄存器觸發(fā)時(shí)間、嵌入式存儲器塊的使用、控制流水線(xiàn)和數據流水線(xiàn)的劃分等需要注意的關(guān)鍵問(wèn)題進(jìn)行了簡(jiǎn)要分析。
  • 關(guān)鍵字: FPGA  DSP  流水線(xiàn)技術(shù)  運算    
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流水線(xiàn)技術(shù)介紹

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