基于FPGA的自適應譜線(xiàn)增強系統設計

TLC5510是TI公司的高速模／數轉換器，可以用于視頻處理、高速數據轉換等領(lǐng)域，它的轉換速率達到20 Mb／s，采用高速AD芯片是為了與FPGA的高速處理能力相匹配。EP2C8F256C6是Altera公司的生產(chǎn)的CycloneⅡ系列的FPGA，片內具有162 Kb的片內存儲器和36個(gè)18×18 b片內乘法器，可以用于實(shí)現復雜數字信號算法。片內存儲器基于流行的M4K存儲器塊，可以支持廣泛的配置方式，包括RAM，ROM、先入先出(FIFO)緩沖器以及單端口和雙端口模式等。片內乘法器是低成本數字信號處理(DSP)應用的理想方案。這些乘法器可用于實(shí)現通用DSP功能，如有限沖擊響應(FIR)濾波器、快速傅里葉變換、相關(guān)器、編／解碼器以及數控振蕩器(NCO)。EP2C8F256C6提供高級外部存儲器接口支持，允許開(kāi)發(fā)人員集成外部單倍數據速率(SDR)、雙倍數據速率(DDR)、DDR2 SDRAM器件以及第2代4倍數據速率(QDRⅡ)SRAM器件。片內具有時(shí)鐘管理模塊，利用PLL實(shí)現片內時(shí)鐘合成，使數據處理速率遠高于信號采集速率，以滿(mǎn)足實(shí)時(shí)性要求。在FPGA內部首先實(shí)現TLC5510的采樣控制，采樣信號先要存人片內FIFO，當每次ALE算法迭代完成后，取出FIFO中的數據，更新處理數據。需要處理的數據經(jīng)過(guò)信號延遲處理和LMS自適應濾波算法后得到譜線(xiàn)增強的信號。片內時(shí)鐘合成模塊為系統提供時(shí)鐘信號，利用片內PLL對晶振時(shí)鐘倍頻和分頻。為片內提供600 MHz時(shí)鐘和片外TLC5510以及RAM提供10 MHz時(shí)鐘。為了保證數據精度，經(jīng)過(guò)ALE處理后的數據以16位二進(jìn)制數字信號輸出。片外存儲器選用64K×16 b靜態(tài)RAM芯片CY7C1021V，它的讀／寫(xiě)控制時(shí)序也由FPGA實(shí)現。
3．1 TLC5510的控制
TLC5510是8位高速模數轉換器，以流水線(xiàn)的工作方式進(jìn)行采樣，在每一個(gè)時(shí)鐘周期啟動(dòng)1次采樣、完成1次采樣，采樣在時(shí)鐘下降沿進(jìn)行，經(jīng)過(guò)2．5個(gè)時(shí)鐘周期后輸出轉換結果。設計中根據采樣時(shí)序，用狀態(tài)機來(lái)描述采樣控制過(guò)程，實(shí)現了采樣的控制。實(shí)現狀態(tài)交替的VHDL代碼如下：

3．2 采樣信號延遲
為了實(shí)現延時(shí)，FPGA片內開(kāi)辟了3個(gè)緩沖區，分別是輸入、時(shí)延、權值緩沖區。采樣后的數據首先存入片內數據緩存FIFO，進(jìn)入待命狀態(tài)。時(shí)延緩沖區實(shí)現△長(cháng)度的時(shí)延，權值緩沖區儲存權值。其中，時(shí)延緩沖區和輸入緩沖區地址是連續的。時(shí)延緩沖區的長(cháng)度由延遲△決定，輸入緩沖區和權值緩沖區的長(cháng)度由權值的維數決定。緩沖區的實(shí)現是在VHDL語(yǔ)言編寫(xiě)的程序中定義存儲數據的向量，這些數據向量的數據類(lèi)型定義如下：

其中：ARRAY_N1BIF定義的是濾波器參數向量的數據類(lèi)型；ARRAY_N1BITX定義的延遲后信號向量的數據類(lèi)型；ARRAY_N1BIT定義的是輸入信號向量的數據類(lèi)型；ARRAY_N2BIT定義的是譜線(xiàn)增強后信號向量的數據類(lèi)型；W1是采樣數據的寬度，這里為8；Delay是延時(shí)長(cháng)度；L是濾波器階數。