基于FPGA的移位寄存器流水線(xiàn)結構FFT處理器設計與實(shí)

分兩路來(lái)說(shuō)明運算過(guò)程：
將K1打到位置①，第一路數據進(jìn)入移位寄存器，待第一路的前4個(gè)數據存入4級移位寄存器后，第一路進(jìn)入的第5個(gè)數據與移位寄存器移出的第1個(gè)數據進(jìn)行蝶形運算。
由于輸出結果有上下兩路，第二級是一個(gè)四點(diǎn)的DFT，所以對于上路的輸出結果x0(0)+x0(4)類(lèi)似于第一級，直接存入下一級寄存器，為四點(diǎn)運算做準備，下路的輸出，先存入本級2級移位寄存器中，等到上路的四點(diǎn)運算開(kāi)始，第二級的移位寄存器有空白位時(shí)，移入第二級，為下路的四點(diǎn)運算做準備。所以第一級蝶形運算上路輸出前N／4=2個(gè)進(jìn)入下一級寄存器，下路輸出的數據依次存入本級移位寄存器中。
當第一級的輸出前N／4=2個(gè)數據x0(0)+x0(4)和x0(1)+x0(5)存入第二級移位寄存器時(shí)，運算便可以開(kāi)始，這時(shí)開(kāi)關(guān)K2打到位置②，此時(shí)第一級上路輸出的數據x0(2)+x0(6)，即第一級上路輸出的第三個(gè)數據與第二級移位寄存器移出的第一個(gè)數據，即x0(O)+x0(4)進(jìn)行蝶形運算，輸出的第四個(gè)數據x0(3)+x0(7)與x0(1)+x0(5)進(jìn)行蝶算。在這個(gè)運算過(guò)程中，第一級的2級移位寄存器移出數據依次移位存入到第二級的移位寄存器產(chǎn)生的空白位中。
兩個(gè)時(shí)鐘后，第一級上路輸出的四個(gè)數據完成了蝶形運算，K2打到位置①，在接下來(lái)的兩個(gè)時(shí)鐘里，第一級中2級移位寄存器的輸出依次與此時(shí)第二級中2級移位寄存器的輸出數據進(jìn)行蝶形運算，即與，與完成第一級下路輸出的四個(gè)數據的蝶形運算。
此時(shí)，第一路在第一級運算后的輸出數據，在第二級完成了全部的蝶形運算。第二級的輸出結果同第一級一樣，蝶形運算的上路輸出前N／8=1個(gè)進(jìn)入下一級寄存器，后一個(gè)數據直接進(jìn)入后一級進(jìn)行碟算，下路輸出的數據存入本級移位寄存器中。
第三級的運算與第二級和第一級類(lèi)似，即移入1級寄存器的數據與其后一個(gè)數據進(jìn)行碟算，同時(shí)使前一級寄存器的輸出數據進(jìn)入后一級寄存器的空白位中，然后開(kāi)關(guān)打到位置②，對下路輸出數據進(jìn)行碟算。
對于第二路數據，通過(guò)開(kāi)關(guān)控制，在第二級中，待第一路第一級下路輸出數據進(jìn)行蝶形運算時(shí)，移入寄存器的空白位，為運算做準備，由于前級運算周期是后級運周期的兩倍，對于第二級碟算模塊而言，數據仍然是不間斷輸入的。通過(guò)這樣兩路數據的交替運算和存儲，實(shí)現“乒乓操作”，從而提高了蝶形運算模塊的運算效率。圖4是256點(diǎn)FFT的具體運算輸入和輸出時(shí)序圖。對于只有一路數據的應用場(chǎng)合，可以在前級加入，門(mén)控開(kāi)關(guān)和數據緩沖寄存器分成兩路數據，實(shí)現一路數據的不間斷讀入。

由于采用移位寄存器結梅，各級寄存器使用的數量都是固定的，即為N／2+N／4。其中，N為該級DFT運算的點(diǎn)數，各級使用的移位寄存器深度逐級遞減，從而大大降低了寄存器的使用數量。
此外，由于各級結構固定，所以大點(diǎn)數FFT只是小點(diǎn)數FFT基礎上級數的增加，而且由于移位寄存器的輸出相對于RAM而言不需要復雜的地址控制，所以這種結構的FFT處理器具有非常好的可擴展性。比如需要實(shí)現512點(diǎn)的FFT，只需要在256點(diǎn)的基礎上增加一級即可。

3 具體模塊的設計
3．1 控制與地址產(chǎn)生模塊
由于兩路數據同時(shí)輸入，為了防止發(fā)生兩路數據間的串擾，對數據的控制顯得極其關(guān)鍵。從上面的算法結構分析中知道，由于后級的DFT運算點(diǎn)數是前一級的一半，所以后一級的開(kāi)關(guān)轉換周期也是前一級的一半，基于這種關(guān)系，可以使用一個(gè)8位計數器的每一位狀態(tài)來(lái)對各級開(kāi)關(guān)進(jìn)行控制。最高位控制第一級，同時(shí)由于上一級數據進(jìn)入下一級需要一個(gè)時(shí)鐘，所以下一級的開(kāi)關(guān)轉換時(shí)刻要比上一級延遲一個(gè)時(shí)鐘周期。