基于FPGA的復數浮點(diǎn)協(xié)方差矩陣實(shí)現

1．4 浮點(diǎn)復數乘累加器
1．4．1 復數乘法器
假設有兩個(gè)復數分別為a+jb和c+jd，這兩個(gè)數的乘積為：

復數乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點(diǎn)的運算。值得一提的是，在實(shí)現浮點(diǎn)加減法的時(shí)候，可以將尾數連同符號位轉化為變形補碼形式后再進(jìn)行加減運算。這樣做的目的是方便判斷數據是否溢出(變形補碼判斷溢出的規則是：當兩位符號位不同時(shí)表示溢出，否則無(wú)溢出。無(wú)論數據是否溢出，第一位符號位永遠代表真正的符號)，若溢出，則將尾數右歸，指數部分加1，若沒(méi)有溢出，則將尾數左歸(規格化)。浮點(diǎn)乘法相對較簡(jiǎn)單，對應階碼相加，尾數相乘可以采用定點(diǎn)小數的任何一種乘法運算來(lái)完成，只是在限定只取一倍字長(cháng)時(shí)，乘積的若干低位將會(huì )丟失，引入誤差。

1．4．2 浮點(diǎn)復數乘累加器
以11個(gè)陣元的圓陣為例，實(shí)現串行處理方案的浮點(diǎn)復數乘累加器的原理如圖4所示，實(shí)部和虛部(雙通道)的乘累加器模塊工作原理一樣。
121階數據緩存器實(shí)際上就是121個(gè)數據鎖存器級聯(lián)形成的一個(gè)移位寄存器，初始狀態(tài)為零。當浮點(diǎn)復數乘法器有輸出的時(shí)候，啟動(dòng)數據緩存器與之進(jìn)行加法操作，121個(gè)時(shí)鐘周期以后可以實(shí)現一次快拍采樣的矩陣累加。累加清零信號由時(shí)序控制器給出，當所有的快拍采樣點(diǎn)運算都結束之后，數據緩存器輸出累加結果(即協(xié)方差矩陣的運算結果)，同時(shí)控制器送出一個(gè)清零信號，清零121階數據緩存器。

2 仿真結果
可編程邏輯設計有許多內在規律可循，其中一項就是面積和速度的平衡與互換原則。面積和速度是一對對立統一的矛盾體，要求一個(gè)設計同時(shí)具備設計面積最小，運行頻率最高，這是不現實(shí)的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設計了協(xié)方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進(jìn)行板上調試。其調試結果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運算速度卻是后者的11倍。
2．1 串行處理方案仿真結果
如圖5所示，clk為運算的總控制時(shí)鐘；reset為復位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫(xiě)使能信號，低電平有效；wr_clk為寫(xiě)時(shí)鐘信號，上升沿觸發(fā)；q_clk為讀時(shí)鐘信號，上升沿觸發(fā)；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實(shí)部和虛部。q_t2為矩陣乘累加模塊的同步時(shí)鐘信號；clkll，state(3：O)，clkl和state(3：0)是狀態(tài)機的控制信號，控制矩陣運算規則。

如圖5所示，在100 ns時(shí)reset信號有效(即reset=‘1’)，所有狀態(tài)清零。從335～635 ns間，寫(xiě)使能信號有效(wr=‘O’)且有兩個(gè)寫(xiě)時(shí)鐘信號的上升沿到來(lái)，即向任意一個(gè)通道的FIFO中存入兩個(gè)快拍采樣數據，最后輸出結果應該有兩個(gè)矩陣，如圖6所示。當FIFO為空時(shí)，運算停止，所有狀態(tài)清零。等待新采樣數據的到來(lái)。
圖5中，在350 ns時(shí)，讀使能有效(rd=‘0’)且有一個(gè)讀時(shí)鐘信號的上升沿到來(lái)，所以empty信號存在短暫的不空(empty=‘O’)狀態(tài)，捕獲到這個(gè)信息，便觸發(fā)單穩態(tài)觸發(fā)器模塊，產(chǎn)生具有121個(gè)clk時(shí)鐘周期長(cháng)度，占空比為120：1的q_clk信號，進(jìn)行FIFO的讀操作。