基于FPGA的恒溫晶振頻率校準系統的設計

摘 要: 為滿(mǎn)足三維大地電磁勘探技術(shù)對多個(gè)采集站的同步需求，基于FPGA設計了一種晶振頻率校準系統。系統可以調節各采集站的恒溫壓控晶體振蕩器同步于GPS，從而使晶振能夠輸出高準確度和穩定度的同步信號。系統中使用FPGA設計了高分辨率的時(shí)間間隔測量單元，達到0.121 ns的測量分辨率，能對晶振分頻信號與GPS秒脈沖信號的時(shí)間間隔進(jìn)行高精度測量，縮短了頻率校準時(shí)間。同時(shí)在FPGA內部使用PicoBlaze嵌入式軟核處理器監控系統狀態(tài)，并配合滑動(dòng)平均濾波法對測量得到的時(shí)間間隔數據實(shí)時(shí)處理，有效地抑制了GPS秒脈沖波動(dòng)對頻率校準的影響。

　　三維大地電磁勘探技術(shù)是以面元為單位，多分量采集站為中心，多遠參考、互參考和密集布點(diǎn)為特征來(lái)獲得高質(zhì)量的采集數據。野外施工時(shí)，為了保持站點(diǎn)間同步地進(jìn)行數據采集，一般采用GPS秒脈沖信號或恒溫晶振的定時(shí)信號來(lái)同步各個(gè)采集站點(diǎn)。前者在惡劣的施工環(huán)境下常會(huì )因為各種干擾而發(fā)生跳變，同步效果并不理想。后者長(cháng)時(shí)間存在頻率漂移，同樣無(wú)法維持長(cháng)時(shí)間的同步采集。

　　為解決以上問(wèn)題，本文將GPS授時(shí)信號用于校準各站點(diǎn)的壓控晶振，之后再使用晶振分頻得到定時(shí)信號來(lái)同步各采集站點(diǎn)。這樣不僅克服了GPS授時(shí)信號易受外界干擾的缺點(diǎn)，也解決了晶振頻率隨時(shí)間漂移的問(wèn)題，能獲得較為理想的同步信號。為了使本地晶振長(cháng)時(shí)間地同步于GPS系統，就需要不斷測量GPS授時(shí)信號與本地晶振的分頻信號的時(shí)間間隔，再根據測量數據來(lái)校準和同步本地晶振。因此，時(shí)間間隔測量的準確性是保證頻率校準系統工作性能的關(guān)鍵。本文基于FPGA集成度高、高速和高可靠性的特點(diǎn)，介紹了晶振頻率校準系統在FPGA中的設計方法。系統的特點(diǎn)是使用FPGA內部進(jìn)位邏輯構造延遲線(xiàn)來(lái)實(shí)現時(shí)間間隔測量，大大提高了測量分辨率，同時(shí)使用FPGA嵌入式軟核處理器PicoBlaze對系統狀態(tài)進(jìn)行監控，并對測量數據進(jìn)行濾波處理，充分發(fā)揮了FPGA的集成優(yōu)勢。

　　1 系統設計

　　1.1 系統實(shí)現方案

　　系統的原理如圖1所示，主要由GPS接收模塊、FPGA測控模塊、D/A轉換模塊和壓控恒溫晶振4部分組成。GPS接收模塊用于輸出標準的1-pps脈沖信號，FPGA測控模塊用于測量本地晶振分頻信號與1-pps信號的時(shí)間間隔，并將所測值在PicoBlaze中進(jìn)行處理得到晶振輸出頻率相對于GPS系統的頻率偏差，最后將結果作為D/A轉換模塊的輸入得到修正本地晶振頻率的控制電壓。

　　1.2 測量原理

　　時(shí)間間隔在FPGA中的測量的原理如圖2所示，使用1-pps秒脈沖信號與本地晶振分頻得到的100 kHz信號進(jìn)行比對,得到的時(shí)差即是待測的時(shí)間間隔。由于只采樣兩者的上升沿間的時(shí)間間隔，所以用100 kHz分頻信號代替1 Hz秒信號與1-pps比對，可以減小每次的測量值，方便數據處理。需要注意的是晶振相對于1-pps的時(shí)差范圍必須在100 kHz信號的一個(gè)周期內，即該信號的頻率決定了測量量程的大小，可以根據實(shí)際測量需要來(lái)決定該信號的頻率。

　　圖2中T是待測的時(shí)間間隔，τ1是計數時(shí)鐘周期，M是計數器在1-pps信號到來(lái)時(shí)的計數值，N是計數器在100 Hz信號到來(lái)時(shí)的計數值，nτ2是由于1-pps脈沖上升沿和計數時(shí)鐘上升沿不一致所引起的測量誤差，這部分誤差由內插延遲線(xiàn)來(lái)測量。由于100 kHz信號由晶振分頻得到，它和計數時(shí)鐘同步，所以不會(huì )產(chǎn)生測量誤差。因此，待測的時(shí)間間隔可以表示為：

　　1.3 延遲線(xiàn)模塊的設計

　　為了在短時(shí)間內校準本地晶體振蕩器，使之與GPS系統同步，必須提高時(shí)間間隔的測量分辨率，在設計中使用了時(shí)間內插技術(shù)。其基本原理是利用多個(gè)延時(shí)單元構造延遲線(xiàn)，待測信號在延遲線(xiàn)中的傳播信息便可以用來(lái)進(jìn)行時(shí)間間隔測量。延遲線(xiàn)的實(shí)現主要依賴(lài)于內插延遲單元延時(shí)的均勻性，內插延遲單元的單位延時(shí)決定了時(shí)間間隔測量系統的分辨率。在FPGA中實(shí)現時(shí)間內插，關(guān)鍵是在其結構的基礎上利用內部已有資源構造出延遲線(xiàn)