基于FPGA的恒溫晶振頻率校準系統的設計

　　在XILINX公司FPGA的單元結構中，為了實(shí)現快速的數學(xué)運算設置了許多專(zhuān)用的進(jìn)位邏輯資源。這些進(jìn)位邏輯的延時(shí)很小，而且它們之間可以相互連接組成進(jìn)位線(xiàn)，可以使用這種專(zhuān)用的進(jìn)位線(xiàn)作為延遲線(xiàn)來(lái)實(shí)現時(shí)間內插。如圖3所示，設計中使用了Spartan-3系列的FPGA中專(zhuān)用的進(jìn)位邏輯逐個(gè)連接組成延遲線(xiàn)，一個(gè)進(jìn)位邏輯由查找表（LUT）、專(zhuān)用選通器(MUXCY)和專(zhuān)用異或門(mén)（XORCY）三部分構成。其總體結構上類(lèi)似一個(gè)多位二進(jìn)制加法器,兩個(gè)輸入的各位分別被置為1和0，進(jìn)位信號沒(méi)來(lái)時(shí)加法器各位均為1。當進(jìn)位信號到來(lái)時(shí)就會(huì )沿著(zhù)進(jìn)位線(xiàn)一級一級地傳輸，加法器每一位輸出值的變化就代表著(zhù)信號的延遲信息，時(shí)鐘前沿到達時(shí)就可以將這些信息鎖存入觸發(fā)器中。圖4是在一個(gè)時(shí)鐘周期的仿真中延遲線(xiàn)單元輸出經(jīng)過(guò)的延遲單元的個(gè)數，進(jìn)行直線(xiàn)擬合后的結果為：

　　所以延遲線(xiàn)單元的測量分辨率約為1/8.257 4=0.121 ns.

　　1.4 計數器模塊的設計

　　圖5簡(jiǎn)單描述了計數器模塊的基本構造。在計數器模塊的設計中，使用了Spartan-3系列的數字時(shí)鐘管理器，主要目的是將晶振時(shí)鐘信號倍頻后作為計數器的工作時(shí)鐘，保證時(shí)鐘周期小于延遲線(xiàn)的總延時(shí)。根據時(shí)序仿真所確定的延遲線(xiàn)單元的測量分辨率及長(cháng)度參數，將晶振頻率倍頻為200 MHz。

　　時(shí)鐘前沿附近計數器輸出為亞穩態(tài)，如果1-pps信號恰好在這個(gè)時(shí)刻到達，便會(huì )將錯誤的計數值鎖存。為了解決這個(gè)問(wèn)題，模塊中使用數字時(shí)鐘管理器輸出相位差為180°的兩路時(shí)鐘,分別驅動(dòng)兩個(gè)計數器同時(shí)工作，這樣無(wú)論任何時(shí)刻都能保證其中之一的輸出為正確值，之后再對兩者進(jìn)行判斷選擇。選擇信號由延遲線(xiàn)單元提供，通過(guò)統計1-pps信號經(jīng)過(guò)延遲單元的個(gè)數來(lái)確定1-pps信號與時(shí)鐘前沿的時(shí)差，然后輸出select信號。

　　兩個(gè)計數器進(jìn)行循環(huán)計數，每個(gè)計數器都連接著(zhù)兩組寄存器，其中一組將GPS秒脈沖信號作為工作時(shí)鐘；另一組的時(shí)鐘信號與對應計數器的時(shí)鐘相連接，且其使能端與100 kHz分頻信號相連。當GPS秒脈沖和100 kHz信號到來(lái)時(shí)，便會(huì )將計數值送入相應的寄存器組。這樣可以充分利用FPGA的全局時(shí)鐘資源，使相應的寄存器組都使用同一時(shí)鐘，保證寄存器觸發(fā)的同步性。此外，使用循環(huán)計數的方式也解決了傳統起停型計數器由于啟動(dòng)和停止信號不滿(mǎn)足建立保持時(shí)間而造成計數器輸出錯誤的問(wèn)題。當1-pps信號與100 kHz信號的前沿都到達后，中斷單元將輸出中斷信號，用于通知PicoBlaze軟核讀取測量結果。