如何實(shí)現FPGA到DDR3 SDRAM存儲器的連接

采用90nm工藝制造的DDR3 SDRAM存儲器架構支持總線(xiàn)速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲密度更可高達2Gbits。該架構無(wú)疑速度更快，容量更大，單位比特的功耗更低，但問(wèn)題是如何實(shí)現DDR3 SDRAM DIMM與FPGA的接口呢？

　　關(guān)鍵詞——均衡！

　　如果沒(méi)有將均衡功能直接設計到FPGA I/O架構中，那么任何設備連接到DDR3 SDRAM DIMM都將是復雜的，而且成本還高，需要大量的外部元器件，包括延時(shí)線(xiàn)和相關(guān)的控制。

　　什么是均衡？為什么如此重要？

　　為了在支持更高頻率時(shí)提高信號完整性，JEDEC委員會(huì )定義了一個(gè)fly-by(飛越式)端接方案，該方案采用了時(shí)鐘和命令/地址總線(xiàn)信號來(lái)改善信號完整性以支持更高的性能。當時(shí)鐘和地址/命令通過(guò)DIMM時(shí)，fly-by拓撲結構通過(guò)故意引起每個(gè)DRAM上的時(shí)鐘和數據/選通之間的飛行時(shí)間偏移(flight-time skew)來(lái)減小并發(fā)開(kāi)關(guān)噪聲(SNN)，如圖1所示。

　　飛行時(shí)間偏移可能高達0.8 tCK，當該偏移被擴展得足夠寬時(shí)，將不知道數據在兩個(gè)時(shí)鐘周期中的哪個(gè)內返回。因此，均衡功能可以使控制器通過(guò)調節每個(gè)字節通道內的時(shí)序來(lái)補償這一偏移。最新的FPGA能夠為各種應用提供與雙倍數據率SDRAM存儲器接口的許多功能。但是，要與最新的DDR3 SDRAM一道使用，還需要更魯棒的均衡方案。

　　FPGA I/O結構

　　像Altera Stratix III系列高性能FPGA提供的I/O速度高達400 MHz (800 Mbps)，還具有很高的靈活性，能夠支持現有的和新興的外部存儲器標準，如DDR3。

　　圖1：DDR3 SDRAM DIMM：飛行時(shí)間偏移降低了SSN，數據必須被控制器調高到兩個(gè)時(shí)鐘周期。

　　讀均衡

　　在讀取操作中，存儲器控制器必須補償由飛越存儲器拓撲引起的、影響讀取周期的延時(shí)。均衡可以被視作為出現在數據通道上的比I/O本身延時(shí)還要大的延時(shí)。每個(gè)DQS都要求一個(gè)同步時(shí)鐘位置的獨立相移(經(jīng)過(guò)了工藝、電壓和溫度(PVT)補償)。圖2顯示出同一讀取命令下從DIMM返回的兩個(gè)DQS組。

　　圖2：I/O單元中的1T、下降沿和均衡寄存器。