基于FPGA 的低成本長(cháng)距離高速傳輸系統的設計與實(shí)現

摘要：為解決目前高速信號處理中的數據傳輸速度瓶頸以及傳輸距離的問(wèn)題，設計并實(shí)現了一種基于FPGA 的高速數據傳輸系統，本系統借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號，穩定地完成了數據的高速、遠距離傳輸。系統所需的8B/10B 編解碼、數據時(shí)鐘恢復(CDR)、串/并行轉換電路、誤碼率計算模塊均在FPGA 內利用VHDL 語(yǔ)言設計實(shí)現，大大降低了系統互聯(lián)的復雜度和成本，提高了系統集成度和穩定性。
　　0、引言

　　在地質(zhì)勘探、工業(yè)環(huán)境監測、大型科學(xué)實(shí)驗等領(lǐng)域中需要將實(shí)時(shí)采集到的大量數據以較高的速率傳輸距離較遠，復雜而龐大的數據傳輸任務(wù)給傳輸系統的設計帶來(lái)極大的挑戰。目前常見(jiàn)的遠距離高速傳輸方案多采用較為復雜的光纖通道等方案，系統的成本、設計難度、體積和功耗都相對較大，限制了其應用場(chǎng)合。

　　LVDS（Low Voltage Differential Signaling）是一種小振幅差分信號技術(shù)，它允許單個(gè)信道傳輸速率達到每秒數百兆比特，其特有的低振幅及恒流源模式驅動(dòng)只產(chǎn)生極低的噪聲，消耗非常小的功率。LVDS 是目前常見(jiàn)的高速數據傳輸方案，但其多用于芯片間、背板間或設備間進(jìn)行近距離的數據傳輸。

　　本文中提出的高速數據遠距離傳輸系統方案以Altera 公司Cyclone III 系列低成本FPGA 芯片EP3C5E144C8 的為核心，以L(fǎng)VDS 信號為基礎，通過(guò)增加信道編碼、數據時(shí)鐘恢復、預加重和均衡等技術(shù)，保證了數據傳輸的穩定性和同步性。保證采用UTP-5 雙絞線(xiàn)為傳輸介質(zhì)時(shí)傳輸速率不低于400Mbps，傳輸距離為50 米時(shí)上的，實(shí)現低成本的遠距離高速數據傳輸。

　　1、方案總體設計

　　LVDS 信號一種低振幅高速差分信號，由于其電氣特性決定了其傳輸距離有限。為了滿(mǎn)足系統使用UTP-5 雙絞線(xiàn)實(shí)現距離50m 的數據傳輸要求，需要通過(guò)增加預加重和均衡技術(shù)來(lái)恢復線(xiàn)路上傳輸的信號波形。由于傳輸距離較遠且傳輸速率較高，無(wú)法直接采用傳送位時(shí)鐘信號和幀同步脈沖來(lái)保證系統同步。本系統采取接收端從接收數據中恢復時(shí)鐘信號的方法簡(jiǎn)化系統設計方案。

　　系統整體設計框圖如圖1 所示，整個(gè)系統的核心模塊包括了8B/10B 編碼、CDR（時(shí)鐘恢復）、并-串/串-并轉換模塊、LVDS 接口電路、電纜驅動(dòng)器（Cable Driver）和電纜均衡器（Cable Equalizer）等。數據在發(fā)送端的FPGA 內經(jīng)過(guò)8B/10B 編碼，并-串轉換經(jīng)LVDS 模式的I/O 端口轉化為L(cháng)VDS 信號，然后經(jīng)過(guò)線(xiàn)路驅動(dòng)器芯片CLC001 預加重后，通過(guò)UTP-5 雙絞線(xiàn)傳出數據。接收端收到的信號經(jīng)過(guò)均衡器芯片LMH0074SQ 均衡后進(jìn)入FPGA，在接收端FPGA 內，數據先經(jīng)過(guò)CDR 模塊提取時(shí)鐘信號，然后字對齊后經(jīng)過(guò)串-并轉換產(chǎn)生并行數據流，最后經(jīng)過(guò)8B/10B 解碼模塊得到傳輸數據。
　　整個(gè)系統除電纜驅動(dòng)器和電纜均衡器采用專(zhuān)用芯片外其它功能均在FPGA內部實(shí)現，從而極大的減小了系統的復雜度和PCB 板的面積。

圖1 系統整體框圖

　　2.FPGA 關(guān)鍵模塊設計

　　FPGA 作為系統的核心芯片，根據系統整體方案的設計思路，FPGA 中含有的模塊主要有信道編解碼模塊、數據時(shí)鐘恢復模塊、串/并轉換模塊。

　　2.1 信道編解碼模塊

　　在高速數據傳輸過(guò)程中，為了使數據時(shí)鐘恢復模塊中的數字鎖相環(huán)能夠得到足夠充足的跳變沿信息，需要采用信道編解碼技術(shù)消除或減少數字電信號中的直流和低頻分量。8B/10B 編碼是其中最常用的一種編碼方式。

　　8B/10B 編碼被廣泛應用于多種高速串行通信協(xié)議中。它將8bits 的基帶信號映射成10bits 的數據進(jìn)行發(fā)送，防止在基帶數據中過(guò)多的0 碼流或1 碼流。通過(guò)8B/10B 編碼可以提高數據在鏈路上的傳輸的性能；使接收器可以正確地恢復時(shí)鐘；提高碼流中一個(gè)或者多個(gè)比特錯誤的檢測能力；定義特定的碼元使接收器能夠正確地對齊碼元。在本系統中分別在兩塊FPGA 中實(shí)現了8B/10B 編碼模塊和8B/10B 解碼模塊。

　　8B/10B 編碼模塊如圖2 所示，該模塊在邏輯上又分成3B/4B 編碼模塊、5B/6B 編碼模塊、RD 控制模塊等3 部分。編碼器首先將接收到的8B 數據分成3 bit 和5 bit 兩部分，然后分別編碼成4 bit 和6 bit，編碼完成的4 bit 和6 bit 再按順序組合成10B 碼。整個(gè)系統首先將3 bit 編碼成4 bit，RD 控制器讀出4 bit 數據的RD 值，然后反饋控制5B／6B 編碼模塊選擇合適的編碼。最終RD 控制器判斷10B 數據的RD 值，若滿(mǎn)足要求則輸出，否則將報錯。
圖2 8B/10B 編碼模塊邏輯框圖