基于Nios的FFT算法軟硬件協(xié)同設計

由以上分析可知，FFT算法中最核心的是蝶形運算單元。而一個(gè)蝶形運算單元主要由一次復數乘法，兩次復數加法構成。為此整個(gè)FFT算法中，復數乘法和復數加法是最為核心的運算單元。

2 FFT算法軟硬件協(xié)同設計
軟硬件協(xié)同設計指對系統中的軟硬件部分使用統一的描述和工具進(jìn)行集成開(kāi)發(fā)，完成全系統的設計驗證并跨越軟硬件界面進(jìn)行系統優(yōu)化。其基本的設計流程是先用 VHDL語(yǔ)言和C語(yǔ)言進(jìn)行系統描述并進(jìn)行模擬仿真和系統功能驗證；然后對軟硬件實(shí)現進(jìn)行功能劃分，分別用語(yǔ)言進(jìn)行設計并將其綜合起來(lái)進(jìn)行功能驗證和性能預 測等仿真確認(協(xié)調模擬仿真)；其次進(jìn)行軟件和硬件詳細設計；最后進(jìn)行系統測試。
根據上面的分析可知，FFT算法中最核心的是蝶形運算單元，而復數乘法和復數加法又是蝶形運算單元的核心，因此可以采取Nios的自定義指令功能，定制一條復數乘法指令和一條復數加法指令，以便完成一次蝶形運算。
2．1 建立NiosⅡ嵌入式處理器系統
首先，利用QuartusⅡ建立項目工程，選用的目標器件為CycloneⅡEP2C5Q：再用SOPCBuider創(chuàng )建NiosⅡ組件 模型，生成硬件描述文件，鎖定引腳后進(jìn)行綜合與適配，生成NiosⅡ硬件系統下載文件；然后建立NiosⅡ嵌入式系統，從SOPC Builder組件欄中加入所需的組件(如NiosⅡCPU核、定時(shí)器Timer、JTAG_UART、Avalon三態(tài)總線(xiàn)橋、鍵輸入I／O口和 Flash等)。另外，為了實(shí)現NiosⅡ處理器對EPCS Flash存儲器的讀寫(xiě)訪(fǎng)問(wèn)，還要加入EPCS Serial FlashController組件。通過(guò)此控制器將用于FPGA配置的SOF文件和CPU運行的軟件一并存于EPCS器件中，以便大大簡(jiǎn)化硬件系統組成 結構。為了保證所有組件的地址安排是合法的，要對各組件地址實(shí)行自動(dòng)分配；最后進(jìn)行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成NiosⅡ硬件系 統的設計。
2．2 利用DSP Builder生成復數乘法模塊
使用DSP Builder在FPGA上進(jìn)行DSP模塊的設計，可實(shí)現高速DSP處理。但是，在實(shí)際應用中，除了要求DSP高速外，由于DSP處理的算法往往比較復 雜，如果單純使用DSPBuilder來(lái)實(shí)現純硬件的DSP模塊，會(huì )耗費過(guò)多的硬件資源，因此有時(shí)也無(wú)法完成許多算法復雜的模型。而NiosⅡ則是一個(gè)建 立在FPGA上的嵌入式微處理器軟核，它有一個(gè)重要的特性是具有自定制指令。在DSP算法中會(huì )反復出現一些運算(如復數乘法器、整數乘法器、浮點(diǎn)乘法器 等)，而在通用的CPU中都沒(méi)有專(zhuān)門(mén)用于復數乘法計算和浮點(diǎn)乘法計算的相關(guān)指令。在系統設計中，利用MA-TLAB、DSP Builder或者VHDL設計并生成復數乘法器、整數乘法器、浮點(diǎn)乘法器等硬件模塊。在QuartusⅡ環(huán)境中對上述文件做一些修正后，在SOPC Builder窗口中將它們定制為相應的指令，并可設定或修改執行該指令的時(shí)鐘周期。在進(jìn)行DSP算法運算時(shí)，可通過(guò)匯編或C語(yǔ)言，甚至C++語(yǔ)言來(lái)運用 這些自定義指令進(jìn)行嵌入式程序設計。
根據復數運算，設2個(gè)復數為a+bj和c+dj，則乘法表述為：

在MATLAB／Simulink下建立如圖3所示的復數乘法模型，圖中的Dataal、Databl和Resultl是DSP Builder中SOPCLibrary中Custom Ins-truction中的模塊，分別對應Nios內部ALU的2個(gè)輸入信號dataa和datab，以及ALU的輸出信號result。 Datareal、DataImag、DatbReal、Da-thlmag是一個(gè)總線(xiàn)位轉換模塊；BusConeatenation是總線(xiàn)復合模塊。 Dataa toComplex和Datab to Complex是一個(gè)實(shí)數轉復數的模塊，Com-plex Product是復數乘法模塊，Real Result是復數解出實(shí)部和虛部的模塊。

該模型完成了1個(gè)16位的復數乘法。在這個(gè)設計中，利用Nios32的32位數據位寬，把32位分成2部分，分別放入復數的實(shí)部和虛部，實(shí)部、虛部的位寬 都是16位，正好構成1個(gè)32位數，兩個(gè)16位復數進(jìn)行運算后，把結果設為16位復數，也用32位表示。設此模型的文件名為co-mplex．mdl。并 點(diǎn)擊Signalcompiler，對complex．mdl進(jìn)行轉換，在轉換窗口中分別作如下選擇：器件選擇CycloneⅡ；綜合器選擇Quart- usⅡ；“SOPC Info”的generate SOPC Builder PTF File項要選擇打勾。分別單擊轉換按鈕1-Convert和綜合按鈕2-Synthesis即可將其轉換成標準的VHDL語(yǔ)言。
2．3 在Nios中加入復數乘法指令
在已建立的SOPC設計中，雙擊CPU項，點(diǎn)擊“Import”按紐，點(diǎn)擊“ADD按紐，打開(kāi)Complex_ei．vhd，再點(diǎn)擊 “Readport-list from files按紐，點(diǎn)擊“ADD to System”按紐，加入該設計作為指令執行模塊。最后再將整個(gè)項目重新編譯一次，鎖定引腳后，再下載到目標器件中。為此即在Nios指令中定制了一條名 為COMP的復數乘法指令，在進(jìn)行C語(yǔ)言編程時(shí)，其調用格式為z=nm_comp(x，y)，其中x和y為兩個(gè)復數，其運算結果放在z中。用同樣的方法， 可以建立復數加法指令和復數減法指令。由此可見(jiàn)，利用DSP Builder很容易地實(shí)現了FFT算法中的復數運算指令的定制。同時(shí)在定制指令時(shí)，對于浮點(diǎn)數的處理，采用統一為幾位二進(jìn)制有效數字的辦法來(lái)解決的，比 如說(shuō)：小數位數固定為4位，整數位數固定為6位，那么可以定義一個(gè)向量signal num：std_logic_vector(9down to 0)；在做運算的時(shí)候，注意高6位是整數、低4位是小數，就可以達到實(shí)型數據的處理。