基于FPGA的24×24位低功耗乘法器的設計

對功耗的測試時(shí)間是1μS。在測試時(shí)間內，給乘法器加入不同的測試激勵，觀(guān)察功耗變化情況，為了說(shuō)明本文提出的算法的優(yōu)越性，同時(shí)也測試了由現有的兩種編碼算法所實(shí)現的乘法器，測試結果分別如表2～表4所示(其中，whole表示表格前部的測試激勵在測試時(shí)間內依次輸入)。

從圖6中可以看出，在測試時(shí)間內，當測試激勵保持不變時(shí)，FPGA芯片的核動(dòng)態(tài)功耗0．00 mW，總功耗比較小，用三種編碼算法實(shí)現的乘法器功耗差別不大，說(shuō)明在只進(jìn)行一次乘法運算時(shí)，COMS的輸入信號基本沒(méi)有翻轉；當輸入激勵在測試時(shí)間內變化，即在whole狀態(tài)時(shí)，三個(gè)乘法器都有動(dòng)態(tài)功耗，說(shuō)明CMOS的輸入信號隨著(zhù)電路輸入信號的變化而翻轉。本文介紹的乘法器的總功耗比文獻介紹的算法降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。

5 結語(yǔ)
本文介紹了一種新的編碼方法，它相對于文獻中的編碼可以進(jìn)一步降低乘數中“1”的數量，從而進(jìn)一步降低了乘法器的功耗；另外，還對傳統的全加器和半加器進(jìn)行了改進(jìn)，從而降低CMOS輸入信號的翻轉率，從而降低了功耗。并且，通過(guò)在A(yíng)ltera公司的FPGA芯片EP2C70F8 96C中進(jìn)行功耗測試，可以看出本文介紹的乘法器的功耗比文獻中介紹的乘法器的功耗降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。