基于FPGA的24×24位低功耗乘法器的設計
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式中：Pdynamic是動(dòng)態(tài)功耗；Pshort是短路功耗；Pleakage是漏電流功耗。當CMOs的輸入信號發(fā)生翻轉時(shí)，會(huì )形成一條從電源到地的電流Id對負載電容進(jìn)行充電，從而產(chǎn)生Pdynamic。一般情況下，Pdynamic占系統功耗的70 ％～90％。因此，有效地降低Pdynamic也就降低了電路功耗。
為了降低CMOS輸入信號的翻轉活動(dòng)率，本文對部分積相加過(guò)程中用到的全加器和半加器進(jìn)行了必要的改進(jìn)，從而避免當乘數y的某一位是“0”時(shí)輸入信號的翻轉，本文的全加器和半加器的結構如圖3所示。本文引用地址：http://dyxdggzs.com/article/191368.htm
圖3中，xi+1，xi分別是被乘數的某一位，yi是乘數的某一位，ci，ci+1，co是加法器的進(jìn)位輸出信號，si是加法器的和。
從圖1中可以看到，y經(jīng)過(guò)編碼以后得到兩個(gè)數b和c，其中，b是24位二進(jìn)制數，c是21位二進(jìn)制數。由式(5)可得到下式：
z=x×b-x×c (7)
為了降低乘法器的延遲，將b和c分別分成三部分(即 b[23：16]，b[15：8]，b[7：0]，c[20：16]，c[15：8]和c[7：O])，x分別與這6個(gè)數相乘可以得到6組部分積，每一組部分積分別采用圖4所示的陣列加法器相加，即得到6個(gè)部分積和(sb2，sb1，sb0，sc2，sc1，sc0)。圖4中的HA，FA0，FA1分別對應圖3中的HA，FA0，FA1；ADD是FA0改進(jìn)前的全加器。則sb2，sb1和sb0錯位相加可以得到x×b的積sb，sc2，sc1和sc0錯位相加可以得到x×c的積sc，所有這些錯位相加以及得到最后的乘積z都是通過(guò)超前進(jìn)位加法器來(lái)實(shí)現的。
在由sb，sc得到z的兩個(gè)47位二進(jìn)制數相加過(guò)程中，用到了3個(gè)如圖5所示的16位二進(jìn)制加法器，它包括4個(gè)4位超前進(jìn)位加法器和1個(gè)超前進(jìn)位單元(其中，Pi為進(jìn)位傳播函數，Gi為進(jìn)位產(chǎn)生函數)。錯位相加過(guò)程中用到的超前進(jìn)位加法器與圖5中16位超前進(jìn)位加法器結構類(lèi)似，在此不再闡述。
4 仿真與功耗測試結果
圖6所示是乘法器的功能仿真波形圖，可以看到，本文所介紹的乘法器的功能是正確的。
本文所介紹的乘法器是由VerilogHDL編程實(shí)現的，因此，在A(yíng)ltera的FPGA芯片EP2C70F896C中進(jìn)行功耗測試，功耗測試過(guò)程中環(huán)境變量設置如表1所示。
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