基于FPGA的32位ALU軟核設計

目前許多FPGA的邏輯資源(LE)都已超過(guò)1萬(wàn)門(mén)，使得片上可編程系統SOPC已經(jīng)成為可能。算術(shù)邏輯單元ALU應用廣泛，是片上可編程系統不可或缺的一部分。利用VHDL語(yǔ)言在FPGA芯片上設計ALU的研究較少，文中選用FPGA來(lái)設計32位算術(shù)邏輯單元ALU，通過(guò)VHDL語(yǔ)言實(shí)現ALU的功能。

1 電路總體設計思想
算術(shù)邏輯單元ALU采用模塊化設計，可以完成32位有符號數和無(wú)符號數的加減乘除，還可以實(shí)現9種邏輯運算、6種移位操作以及高低字節內容互換等操作。
總體設計圖，如圖1所示。當you_wu=1時(shí)實(shí)現有符號數加減乘除運算，否則為無(wú)符號數運算。進(jìn)行有符號數加減運算時(shí)c為符號位，無(wú)符號數加減運算時(shí)c表示進(jìn)位或借位。加減法運算和邏輯運算結果存于y1。乘運算時(shí)，y1放高32位，y2放低32位。除法運算時(shí)y1放商，y2放余數。a，b表示兩路32位輸入數據。

2 主要模塊功能分析
算術(shù)邏輯單元ALU包含5個(gè)模塊：控制模塊、邏輯模塊、加減法模塊、乘法模塊和除法模塊?？刂颇K比較簡(jiǎn)單，即1個(gè)2線(xiàn)～4線(xiàn)譯碼器，完成其他模塊的控制與選擇。當ctr=00時(shí)完成邏輯運算，ctr=01時(shí)完成加減法運算，ctr=10時(shí)完成乘法運算，ctr=11時(shí)完成除法運算。
2．1 邏輯運算模塊
本模塊實(shí)現與、或、非、與非、或非、異或、同或、邏輯左移、邏輯右移、算術(shù)左移、算術(shù)右移、邏輯循環(huán)左移、邏輯循環(huán)右移以及高低半字(16位)分別取反和高低字內容互換等操作。用1個(gè)case語(yǔ)句即可實(shí)現上述全部功能。
2．2 加減法模塊
加減法模塊可根據需要完成32位有符號數和無(wú)符號數的加減運算，在程序開(kāi)始時(shí)先判斷所要進(jìn)行的運算有無(wú)符號數，對于有符號數，用符號位將兩組數擴展為33位二進(jìn)制數，否則用0擴展為33位二進(jìn)制數，其中減法運算采用補碼實(shí)現，所以整個(gè)程序只有加法運算。程序只占用68個(gè)邏輯資源(LE)，非常節省資源，而且速度很快，是一種優(yōu)化設計。仿真圖如圖2所示。