基于FPGA+DSP的雷達高速數據采集系統的實(shí)現

摘要：激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點(diǎn)，對其進(jìn)行低速數據采集存在數據精度不高等問(wèn)題。同時(shí)，A/D轉換器與數字信號處理器直接連接會(huì )導致數據傳輸不及時(shí)，影響系統可靠性、實(shí)時(shí)性。針對激光雷達回撥信號，提出基于FPGA與DSP的高速數據采集系統，利用FPGA內部的異步FIFO和DCM實(shí)現A/D轉換器與DSP的高速外部存儲接口（EMIF）之間的數據傳輸。介紹了ADC外圍電路、工作時(shí)序以及DSP的EMIF的設置參數，并對異步FIFO數據讀寫(xiě)進(jìn)行仿真，結合硬件結構詳細地分析設計應注意的問(wèn)題。系統采樣率為30 MHz，采樣精度為12位。

　　0 引言

　　隨著(zhù)雷達數據處理技術(shù)的快速發(fā)展，需要高速采集雷達回波信號。然而激光雷達的發(fā)射波及回波信號經(jīng)光電器件轉換后，形成的電信號脈寬窄，幅度低，而且背景噪聲大，如采用低速的數據采集系統進(jìn)行采集，存在數據精度不高等問(wèn)題。同時(shí)，為避免數據傳輸不及時(shí)，發(fā)生數據丟失，影響系統的可靠性和實(shí)時(shí)性，需設計開(kāi)發(fā)高速數據采集系統。

　　設計中針對前端輸出約-25～25 mV，帶寬為20 MHz的信號，采用高帶寬，低噪聲，高數據傳輸率，高分辨率數模轉換芯片AD9235；利用XC2V250內部的大小為6 KB的異步FIFO實(shí)現AD9235轉換器與TMS320C6201間的高速數據傳輸。采集系統的采樣率為30 MHz，分辨率為12位，內部異步緩存FIFO為6 KB，滿(mǎn)足高速數據采集要求。

　　1 系統設計

　　如果A／D直接與DSP的外部存儲接口EMIF連接，會(huì )使DSP的負荷過(guò)重，另一方面DSP還需擴展外設，與采樣輸入共用一條外部總線(xiàn)，進(jìn)行外部設備的讀寫(xiě)，不允許數據采集始終占用外部總線(xiàn)。如果不能及時(shí)接收數據，上次存儲的數據會(huì )被覆蓋，造成數據丟失。異步FIFO能實(shí)現不同時(shí)鐘域的數據傳輸，可將它作為A／D轉換器和EMIF之間的橋梁，每寫(xiě)入一塊數據，便通知EMIF從FIFO取走數據?；谝陨戏治?，圖1為高速數據采集系統結構框圖。

圖1 高速數據采集系統結構框圖

　　FPGA內部DCM為A／D轉換器和DSP提供采樣時(shí)鐘和外部振蕩源，A／D轉換器與DSP工作在不同時(shí)鐘，在FPGA內部生成一個(gè)異步FIFO作為數據傳輸緩存。A／D轉換器把采樣值寫(xiě)入FIFO，FIFO寫(xiě)使能WR_EN一直有效，系統上電后，A／D轉換器一直處于工作狀態(tài)，每寫(xiě)入一塊數據便向DSP發(fā)出中斷信號，在中斷中讀取FIFO中的數據。FIFO輸入數據寬度12位，輸出數據寬度為24位，FIFO讀時(shí)鐘高于寫(xiě)時(shí)鐘，DSP讀取數據比A／D向FIFO寫(xiě)數據快，而且DSP內部數據處理時(shí)間較快，可保證系統高速實(shí)時(shí)采集。