數字中頻式頻譜儀的分辨率帶寬設計
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抽取濾波的目的是將正交解調后的高速率基帶信號降低到合適的信號速率，以便常用的基帶處理技術(shù)使用。在此設定基帶信號采樣率與分辨率帶寬步進(jìn)為5倍的關(guān)系，以計算對應的I、Q基帶信號的采樣率，進(jìn)而確定處理模塊總的抽取率。由于IP核的抽取率參數只能為整數，所以，要通過(guò)對理想抽取率取整，應盡量滿(mǎn)足RBW與基帶信號采樣率的比例關(guān)系。而對于低抽取率的檔位，只通過(guò)CIC抽取就可以完成，但要對HB濾波器進(jìn)行旁路控制，即HB級聯(lián)抽取為1。通過(guò)濾波器旁路控制和抽取因子可編程實(shí)現寬范圍抽取因子的調整，進(jìn)而控制數據流采樣，也可以實(shí)現分析帶寬的變采樣率控制。本文引用地址：http://dyxdggzs.com/article/191283.htm
在圖2所示的整體設計框圖中，CIC濾波器是抽取部分的第一級，可實(shí)現高速抽取，但其通帶、阻帶特性的可控性不強。通過(guò)IP核可設置抽取率(R) 和級數(N) 等參數，而且操作簡(jiǎn)單。
HB濾波器是抽取部分的第二級，單級抽取因子固定為2，有3級級聯(lián)和5級級聯(lián)兩種情況，各級均采用歸一化頻率設計方法，以避免重復設計。通常采用MATLAB的FDATOOL工具來(lái)設計濾波器，并以RBW濾波器輸入信號采樣率的2倍作為歸一化參考頻率，同時(shí)保證FIR濾波器通帶頻率范圍內的信號無(wú)衰減。由于FIR濾波器的通帶設定為0.2，且HB濾波器在此主要做為抽取濾波器，故設通帶頻率上限為0.21，濾波器階數為19階，圖3所示是半帶濾波器(HB) 的頻率響應曲線(xiàn)。半帶濾波系數為對稱(chēng)系數且有將近一半的系數為零，19個(gè)濾波系數只有6個(gè)參與乘法計算，故不會(huì )消耗大量的乘法器資源，另外，抽取部分I、Q兩路的數據流速率較高，故采用乘累加結構搭建HB濾波器，以滿(mǎn)足高速的時(shí)序處理要求。
在設計各個(gè)分辨率帶寬步進(jìn)輸入所對應的RBW濾波器時(shí)，為了節約FPGA邏輯資源和簡(jiǎn)化設計，也可以采用歸一化頻率設計方法，這樣可以使I、Q支路各設計一個(gè)RBW濾波器。由于FIR濾波器的輸入采樣率fs越大，濾波器的最小階數越高，因而選擇3dB帶寬與采樣率按0.2的歸一化比例來(lái)設計濾波器的頻率響應，且FIR濾波器不進(jìn)行抽取，其輸入采樣率等于I、Q基帶信號采樣率。根據I、Q路信號的歸一化帶寬0.20可設定RBW濾波器的通帶頻率上限為0.20，阻帶頻率下限為0.29，濾波器階數為47 階，阻帶衰減為60dB，波形因子SF60/3 =B60dB/B3dB =0.29/0.20≈1.45，圖4所示FIR濾波器的頻率響應曲線(xiàn)。
將生成的*.coe格式的濾波系數可以導入FPGA中所調用的IP核中，考慮到FPGA乘法器資源有限，由于輸入數據經(jīng)前面抽取，其數據率已降低，這里采用基于DA算法結構來(lái)搭建RBW濾波器。
圖3 半帶濾波器(HB) 頻率響應
圖3 半帶濾波器(HB) 頻率響應
圖4 分辨率濾波器(FIR) 頻率響應
4 結束語(yǔ)
采用FPGA硬件并調用各類(lèi)IP核來(lái)實(shí)現全數字中頻技術(shù)的應用方法，其時(shí)序性能穩定，可以很好的滿(mǎn)足高速、實(shí)時(shí)的信號處理要求。在頻譜儀分辨率帶寬設計中，結合范圍為1kHz～3MHz的可程控分析帶寬，可以采用多速率信號處理技術(shù)來(lái)降低數字信號的采樣率，并為數字幅度/相位檢波、視頻檢波、DSP開(kāi)發(fā)以及實(shí)現FFT等后續信號的頻譜分析進(jìn)行準備。該數字中頻處理模塊也能應用于網(wǎng)絡(luò )分析、通信分析、雷達信號分析等其他設計，而且可以有效減小系統體積，保證設計的可靠性。
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