數字中頻式頻譜儀的分辨率帶寬設計

　　2 數字中頻處理邏輯

　　近年來(lái)，FPGA器件在工藝及邏輯規模方面的快速發(fā)展和成本的不斷降低，利用FPGA器件來(lái)實(shí)現高速專(zhuān)業(yè)數字下變頻模塊已經(jīng)成為系統設計中的常用方法。FPGA芯片中不僅集成了大量的可編程邏輯資源，還包含了豐富的數字信號處理的硬核和固核資源，故能滿(mǎn)足多種系統的數字應用和設計，且IP核資源豐富，實(shí)現起來(lái)靈活快速，性能穩定，可以滿(mǎn)足高速時(shí)序要求。

　　FPGA IP核是預先設計好的功能模塊，一般采用參數可配置的結構，并可以通過(guò)Core Gener-ator工具調用。數字下變頻的設計可用正交數字解調的數控振蕩器(NCO) 和乘法器，并分別調用IP核DDS Compiler 4.0和Multiplier 11.2來(lái)實(shí)現，其中DDS Compiler可以提供SINE和COSINE兩個(gè)通道。在抽取濾波設計中，圖1所示的多組濾波器均可通過(guò)調用IP核(CIC Compiler 1.3和FIR Compiler5.0) 來(lái)實(shí)現。CIC Compiler 1.3可提供輸入數據采樣率、工作頻率、以及可編程抽取等多種參數的設定； HB濾波器和FIR 濾波器均采用FIRCompiler 5.0，該IP核可以導入*.coe格式的濾波系數，并通過(guò)導入不同的系數來(lái)區分不同類(lèi)型的濾波器。它同時(shí)提供有不同濾波器結構類(lèi)型的設定，包括乘累加結構、基于DA算法結構和多相濾波結構以及輸入數據采樣率和工作頻率等基本濾波器參數的設定。

　　數字下變頻模塊的整體設計如圖2所示，由于I、Q兩路對稱(chēng)，為了方便，這里只描述Q路的數字下變頻實(shí)現過(guò)程。本設計采用Xilinx公司的Spartan–3A–DSP系列FPGA芯片來(lái)實(shí)現，它整合了DSP48A模塊，并含有豐富的乘法器資源，適合數字信號處理模塊的實(shí)現，且成本和功耗都很低。

圖2 數字下變頻模塊整體設計

　　處理模塊按數字下變頻原理，可依次實(shí)現正交解調、抽取濾波和FIR濾波，最終得到基帶信號。該模塊共有三個(gè)輸入，信號輸入為A/D轉換器的輸出序列，位數14-bit，采樣率為100MSPS，中心頻率為21.4MHz，這決定了數字中頻中NCO輸出位數可同設為14 -bit，輸出頻率設為21.4MHz。

　　時(shí)鐘輸入是A/D轉換器輸出序列的隨路時(shí)鐘，頻率為100MHz，可作為處理模塊的工作時(shí)鐘。

　　在FPGA設計平臺的ISE中，BUFG是全局緩沖，它連接的是芯片中的專(zhuān)用時(shí)鐘資源，目的是減少信號的傳輸延時(shí)，提高驅動(dòng)能力，這對于時(shí)序電路中的關(guān)鍵時(shí)鐘信號是非常重要的。DCM是數字時(shí)鐘管理單元，具有最小的時(shí)鐘延遲和抖動(dòng)，故可采用DCM+BUFG方法將時(shí)鐘輸入分配為FPGA時(shí)鐘。而使用全局時(shí)鐘資源則可保證時(shí)序同步。

　　帶寬輸入為分辨率帶寬步進(jìn)輸入，它決定了待分析帶寬B (RBW) 和濾波器組的抽取。操作時(shí)，首先可由待分析帶寬確定最后一級FIR濾波器的3dB帶寬和輸入采樣率，然后再根據A/D采樣率與FIR輸入采樣率的比值來(lái)確定CIC濾波器抽取因子和HB濾波器級聯(lián)級數。

　　另外，在模塊整體設計中，位數處理也是一個(gè)關(guān)鍵，它由帶寬步進(jìn)輸入決定，可調整各個(gè)部分的二進(jìn)制輸出位寬。因為濾波的卷積運算為乘累加運算，這會(huì )導致濾波器的輸出位數增多，可在輸出精度和準確度滿(mǎn)足要求的情況下，在正交解調和每一級濾波器后做位數處理，這樣的方法一是為了防止多余的輸出位數在后級濾波器中累加，從而節省FPGA邏輯資源； 二是為了調整濾波器組的輸出幅度，以避免在不同帶寬選擇時(shí)輸出幅度不一致。

　　3 分辨率帶寬設計

　　本設計的分辨率帶寬范圍為1kHz～3MHz，按1–3–10步進(jìn)變換，共8個(gè)檔位。分辨率帶寬步進(jìn)輸入如表1所列，每一個(gè)步進(jìn)均決定了相應的CIC抽取因子和HB的級聯(lián)級數，同時(shí)也決定了最后一級FIR濾波器的輸入數據和相應采樣率。

表1 抽取因子分配表(采樣率100MSPS)