基于FPGA和LabView的遙測信號模擬源設計

摘要：基于FPGA和LabView設計了用于某遙測組件測試的專(zhuān)用設備。運用DDS技術(shù)實(shí)現傳輸速率可變的LNDS信號，并使用LabView圖形編程工具，實(shí)現了數字信號源的交互界面，可以產(chǎn)生由上住機程控信號傳輸速率和數據內容可變的LVDS信號。
關(guān)鍵詞：FPGA；LabView；DDS；LVDS

多種高新技術(shù)應用于遙測設備中，使得待測信號種類(lèi)繁多，測試量增大，而且測試時(shí)間緊迫、環(huán)境復雜多變等諸多因素對測試系統提出了更高要求，不僅要求測試自動(dòng)化、快速化，而且要求測試系統結構緊湊堅固，抗干擾能力強，具備在復雜環(huán)境下工作的能力?；诳偩€(xiàn)技術(shù)的虛擬儀器測試系統架構，能夠滿(mǎn)足上述要求。PCI總線(xiàn)以其速度高、可靠性強、成本低及兼容性好等性能，在各種總線(xiàn)標準中占有重要地位。FPGA器件具有編程方便、速度快、開(kāi)發(fā)費用低、周期短等特點(diǎn)，受到了廣大設計人員的青睞。DDS頻率合成技術(shù)使輸出信號受頻率控制碼和相位控制碼以及參考時(shí)鐘控制，容易實(shí)現調頻、調相，輸出信號具有高速的頻率轉換時(shí)間、極高的頻率分辨率和低相位噪聲等優(yōu)點(diǎn)?；谏鲜鎏攸c(diǎn)，本設計運用DDS技術(shù)在FPGA片內實(shí)現可變頻率方波發(fā)送固定格式數據，為了實(shí)現一個(gè)基于虛擬儀器平臺的遙測信號模擬源的設計，下位機與PC通過(guò)I／O卡連接。

1 DDS原理及DDS和LVDS在FPGA中實(shí)現
DDS的原理是利用信號的相位與時(shí)間成線(xiàn)性關(guān)系的特性，通過(guò)查表的方式得到信號的瞬時(shí)值，從而實(shí)現頻率合成。DDS的基本原理框圖，如圖1所示，輸出正弦信號頻率分辨率為△f=fmin=fclk／2N，其中，fCLK為輸入時(shí)鐘頻率；N為累加器的寬度；輸出頻率為fo=fclk×K／2N，K為頻率字的輸入值。本次芯片采用Altera公司的CycloneⅡEP2CSQ208C8，設計采用原理圖和Verilog HDL相結合的辦法實(shí)現，本設計中只需在FPGA內部得到可變頻率范圍4～8 MHz的方波，所以不需要D／A和低通濾波器。

相位累加器采用流水線(xiàn)結構，即在長(cháng)延時(shí)的邏輯功能塊中插入觸發(fā)器，使復雜的邏輯分步完成，減小每個(gè)部分的處理延時(shí)，從而使系統穩定地運行在較高的頻率上。
方波波形存儲器直接調用FPGA芯片內部的ROM(2 048×1)模塊，前1 024個(gè)點(diǎn)為0，后1 024個(gè)點(diǎn)為1。為了保證一個(gè)地址位對應一個(gè)ROM地址，只截取相位累加器22位地址線(xiàn)的高11位與ROM的11位地址線(xiàn)相連。
低壓差分信號(Low Voltage Differential Signaling，LVDS)采用極低的電壓擺幅高速差動(dòng)傳輸數據，可以實(shí)現點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接。圖2所示為CycloneⅡ器件與INDS接口電路，由差分信號發(fā)送器、差分信號互連器、差分信號接受器組成。在實(shí)際設計中，要實(shí)現一個(gè)LVDS發(fā)送和接收，只需要在MegaWizard中調用Altlvds并進(jìn)行定制即可。