LFMCW雷達中頻接收機的設計與實(shí)現
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2 系統硬／軟件設計
2．1 模擬中頻信號到數字基帶信號的處理方案
AD8347的射頻信號輸入范圍800 MHz～2．7GHz，-3dB解調帶寬為65MHz，由于輸入的中頻信號IF頻率為1．2GHz，基帶信號實(shí)際有用帶寬160 kHz，輸入輸出信號的頻帶AD8347都完全適用。AD8347的正交誤差1°，振幅平衡0．3 dB，具有較好的精度。內部集成69．5 dB自動(dòng)增益放大器，能夠適應-70～10 dBm輸入功率變化。
AD9248-65是一款14位雙通道，最高采樣頻率65 MSPS的模數轉換器，具有高性能采樣保持放大器、時(shí)鐘占空比穩定器和內部參考電壓。信噪比71．6dBc，無(wú)雜散動(dòng)態(tài)范圍80dBc，全功率輸入帶寬500 MHz，300 mW的低功率。在實(shí)際應用中，選擇使用內部參考電壓，輸入電壓范圍選擇2 V峰峰值。
實(shí)際有用基帶信號帶寬160kHz，在采樣之前需做抗混疊濾波，LC濾波器不易做到1MHz以下的低通，故濾波器選擇了通帶截止頻率2MHz，阻帶起始頻率5 MHz的LC低通濾波器，采樣率50 MSPS，采樣頻率為帶寬的10倍，過(guò)采樣還能提高信噪比。模擬中頻到數字基帶硬件重要信號連接圖所圖3所示。本文引用地址：http://dyxdggzs.com/article/191082.htm
2．2 基于FPGA的數字信號處理方案
根據FPGA要實(shí)現的數字信號處理功能以及存儲容量和時(shí)序控制邏輯的規模，評估了所需要FPGA的邏輯資源、管腳數量、片內存儲資源等因素，最終選取了Ahera公司Cyclone III系列的EP3CSOF484C8。FPGA系統時(shí)鐘50 MHz，采用主動(dòng)串行(AS)配置方式，配置芯片選擇EPCS16。
由于抗混疊濾波器的通帶截止頻率為2 MHz，相對于160 kHz的實(shí)際有用基帶信號帶寬，仍然存在很大的帶外噪聲，并且由于50 MSPS的采樣率過(guò)高，導致數據率大大超過(guò)了實(shí)際需求，所以在FPGA內部首先要做1／O兩路并行的抽取式FIR低通濾波。抽取系數50，系數精度16位，輸入位寬14位，輸出保留16位。通帶截止頻率160kHz，階數為400階，Blackman窗，在400kHz處衰減80dB。抽取之后得到的實(shí)際采樣率為1MHz，是400 kHz帶寬的2．5倍，滿(mǎn)足奈奎斯特采樣要求。既有效濾除了絕大部分帶外噪聲，又降低了數據率。
線(xiàn)性調頻連續波雷達的發(fā)射與接收是需要同步進(jìn)行的，系統采用由接收機發(fā)出Trigger信號觸發(fā)發(fā)射機的VCO開(kāi)始掃頻的方式。上位機通過(guò)PCI9054把開(kāi)始指令發(fā)給FPGA，FPGA各模塊進(jìn)入工作狀態(tài)的同時(shí)發(fā)送Trigger信號觸發(fā)VCO開(kāi)始線(xiàn)性調頻。
輸入的采樣數據經(jīng)FIR低通抽取濾波以后，每50個(gè)時(shí)鐘周期輸出一次，所以整個(gè)VCO掃頻周期內得到的數據僅10 000次。由于FFT變換采用的是Altera FFT IP核的Burst數據流模式，需要將一幀源數據連續輸入，而抽取濾波器輸出的數據流是非連續的，所以采用了16384x32bits的FIFO1進(jìn)行緩存，VCO掃頻結束后，再將FIFO1中的數據連續地傳輸給16384點(diǎn)的FFT運算模塊，有效數據僅有10000點(diǎn)，需添6384點(diǎn)零補齊。
FFT變換輸出的實(shí)部和虛部數據各16位，每幀16 384點(diǎn)，存入16 384x32 bits的異步FIFO2，FIFO2可以完整存放一幀數據。當FIFO2非空時(shí)，FPGA對PCI9054產(chǎn)生本地中斷LINT#信號，PCI9054通過(guò)Local總線(xiàn)將FIFO2中的數據讀出。FPGA數字信號處理及控制結構框圖如圖4所示。
2．3 PCI總線(xiàn)接口方案
系統采用了PCI9054作為接口芯片，為PCI總線(xiàn)和局部總線(xiàn)建立起一條高速的數據通道，突發(fā)數據傳輸速度峰值可達132 MB／s。本系統中PCI9054采用本地數據和地址非多路復用的C模式，數據總線(xiàn)寬32位，本地時(shí)鐘50 MHz。
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