片上系統（SOC）設計與EDA

利用EDA工具和硬件描述語(yǔ)言（HDL），根據產(chǎn)品的特定要求設計性能價(jià)格比高的片上系統，是目前國際上廣泛使用的方法。與傳統的設計方法不同，在設計開(kāi)始階段并不一定需要具體的單片微控制器（MCU）和開(kāi)發(fā)系統(仿真器)以及帶有外圍電路的線(xiàn)路板來(lái)進(jìn)行調試，所需要的只是由集成電路制造廠(chǎng)家提供的用HDL描述的MCU核和各種外圍器件的HDL模塊。設計人員在EDA工具提供的虛擬環(huán)境下，不但可以編寫(xiě)和調試匯編程序，也可以用HDL設計、仿真和調試具有自己特色的快速算法電路和接口，并通過(guò)綜合和布線(xiàn)工具自動(dòng)轉換為電路結構，與制造廠(chǎng)家的單元庫、宏庫及硬核對應起來(lái)，通過(guò)仿真驗證后，即可投片制成專(zhuān)用的片上系統（SOC)集成電路。

一、 芯片設計和制造是電子工業(yè)發(fā)展的基礎

近10年來(lái)我國的電子工業(yè)取得了很大的進(jìn)步，無(wú)論在消費類(lèi)產(chǎn)品如電視、錄像機還是在通信類(lèi)產(chǎn)品如電話(huà)、網(wǎng)絡(luò )設備方面，產(chǎn)品的檔次和產(chǎn)量都有快速的提高。但這些產(chǎn)品的核心部件——芯片，大多需要進(jìn)口，每年需要花費大量外匯來(lái)購買(mǎi)。許多產(chǎn)品技術(shù)檔次的提高也受制于芯片。由于高檔產(chǎn)品使用的新芯片價(jià)格昂貴，研制能在國際高檔產(chǎn)品市場(chǎng)競爭的電子產(chǎn)品和設備非常困難。我國目前能在國際市場(chǎng)上競爭的電子產(chǎn)品大多數還是中低檔的。由于核心芯片大多需要進(jìn)口，因此利潤非常低，主要依靠我國相對較廉價(jià)的勞動(dòng)力才能在市場(chǎng)中生存。

在21世紀的頭5年中，如果我們還不能掌握核心芯片的設計和制造技術(shù)，電子工業(yè)很難在20年內趕上國際先進(jìn)水平。核心芯片的設計是高級技術(shù)，但并非每一種核心芯片都是非常難設計和制造的，大多數中低檔電子產(chǎn)品中的片上系統SOC(System on Chip)并不復雜。目前，我國許多電子工程師已掌握了傳統的微控制器系統開(kāi)發(fā)手段:編寫(xiě)匯編程序，利用開(kāi)發(fā)系統進(jìn)行仿真來(lái)調試匯編程序和接口信號。在這一基礎上，如果掌握一些常用的EDA工具，了解復雜數字系統的設計思路并能主動(dòng)深入地學(xué)習HDL語(yǔ)言，不但能設計出具有自己知識產(chǎn)權的微控制器和線(xiàn)路板，甚至能設計出幾萬(wàn)門(mén)甚至幾百萬(wàn)門(mén)的專(zhuān)用數字信號處理芯片和片上系統。

二、 掌握HDL是利用EDA工具--開(kāi)發(fā)片上系統的敲門(mén)磚

由于設計的復雜性，必須有一種語(yǔ)言能在各個(gè)層面上精確地為各種電路行為和結構建立模型，以便在計算機上對設計是否正確進(jìn)行仿真。HDL特別是Verilog HDL得到在第一線(xiàn)工作的設計工程師的特別青睞，不僅因為HDL與C語(yǔ)言很相似，學(xué)習和掌握它并不困難，更重要的是它在復雜的SOC的設計上所顯示的非凡性能和可擴展能力。在數字系統設計的仿真領(lǐng)域，HDL早在10多年前就已得到全世界數字系統設計工程師的廣泛承認，是目前世界上應用最普及的硬件描述語(yǔ)言。特別是近年來(lái)在數字系統自動(dòng)綜合方面也已顯示出它旺盛的生命力。Verilog HDL還支持模擬電路的設計。Open Verilog International(以下簡(jiǎn)稱(chēng)OVI)組織，最近已公布Verilog-AMS語(yǔ)言參考手冊（Language Refe-rence Manual，以下簡(jiǎn)稱(chēng)LRM）的草案，在這個(gè)草案里定義了這種可用于模擬和數字混合信號系統設計的硬件描述語(yǔ)言。 Verilog-AMS硬件描述語(yǔ)言是符合IEEE 1364標準的Verilog HDL的1個(gè)子集。它覆蓋了由OVI組織建議的Verilog HDL的定義和語(yǔ)義，目的是讓數?；旌闲盘柤呻娐返脑O計者，既能用結構描述又能用高級行為描述來(lái)創(chuàng )建和使用模塊。所以，用Verilog HDL語(yǔ)言可以使設計者在整個(gè)設計過(guò)程的不同階段（從結構方案的分析比較，直到物理器件的實(shí)現），均能使用不同級別的抽象。目前，在許多軟件公司的努力下，許多模型的開(kāi)發(fā)工具正在出現，這必將大大加快模型的開(kāi)發(fā)過(guò)程。他們提供了模擬電路模型的開(kāi)發(fā)工具，如電路分析工具、行為建模工具、設計優(yōu)化工具和設計自動(dòng)化工具。有的工具能生成電路部件的行為模型，這種行為模型可用于電路的仿真。有聯(lián)想能力的讀者和電子工程師們，通過(guò)諸如手機、商務(wù)通等新電子產(chǎn)品的不斷涌現，不難想像它們確實(shí)是設計方法革命性變革的產(chǎn)物。

三、 SOC的設計宜先從數字系統 開(kāi)始逐步過(guò)渡到數?；旌舷到y

由于數字系統的基本部件比較簡(jiǎn)單,無(wú)非是一些與門(mén)、或門(mén)、非門(mén)、觸發(fā)器、多路器等，宏器件無(wú)非是一些加法器、乘法器等。設計數字系統的EDA工具也比較容易免費得到,一些簡(jiǎn)單的CPU核也可以在網(wǎng)上免費得到，即使是很先進(jìn)的CPU核，如果需要投片即制成真正的ASIC，也可以通過(guò)與集成電路制造廠(chǎng)家協(xié)商得到。在投片制造之前，還可以用FPGA來(lái)驗證所設計的復雜數字系統的電路結構是否正確。要做到這一點(diǎn)首先要搞清楚1個(gè)概念：這些數字系統的基本部件、宏器件或CPU核都是用HDL語(yǔ)言描述的，有的使用結構級的描述；有的采用用戶(hù)自定義原語(yǔ)UDP（即邏輯真值表）描述；有的使用寄存器傳輸級描述；有的使用高級行為描述。不管用哪一級別的HDL語(yǔ)言，它們都屬于HDL語(yǔ)言（不是Verilog HDL,就是VHDL）。由于描述數字系統的HDL語(yǔ)言比較成熟，使用的年代比較長(cháng)，仿真和綜合工具已經(jīng)成熟，開(kāi)展這一領(lǐng)域的設計工作已沒(méi)有什么大的困難。SOC的設計可以先從單純的數字系統開(kāi)始，在這個(gè)基礎上再開(kāi)展數?；旌闲盘栂到y的設計，可節省大量投資。電子芯片的設計已經(jīng)成為一種國際性的行業(yè)，許多年輕人有熱情參與這一項挑戰性行業(yè)。我國在提高工程教育質(zhì)量的基礎上，在腦力密集型知識產(chǎn)業(yè)方面有很大的優(yōu)勢。我們的電子專(zhuān)業(yè)大學(xué)生，大多數有很好的邏輯思維能力。關(guān)鍵是這項工作需要很好地組織和規劃，提高各種層次模塊的質(zhì)量、標準化和可重用性，以減少重復勞動(dòng)，達到提高國際競爭能力的目的。

為進(jìn)一步減輕建模的重擔，美國許多EDA公司最近紛紛引進(jìn)了用于新型通信系統的部件庫。據報道，這些部件庫可讓設計小組的成員修改模型的方程來(lái)開(kāi)發(fā)各種不同的模型，所需的開(kāi)發(fā)時(shí)間只是原先所需時(shí)間的一小部分，所有這些模型都與新的數?；旌螲DL標準兼容。例如, Mentor Graphics公司除了宣布新的部件庫外，最近還透露了與Motorola公司合作搞了1個(gè)語(yǔ)言開(kāi)發(fā)計劃，旨在為SOC的開(kāi)發(fā)提供1條新的途徑，以激勵在多種芯片的設計領(lǐng)域中發(fā)展混合信號的應用（包括在電磁傳感器和射頻通信芯片設計中），這能使工程師們從傳統的以Spice為基礎的模擬設計方法轉到更簡(jiǎn)單的具有系統風(fēng)格的自上而下的設計方法。采用這種方法就能把用不同的行為描述語(yǔ)言表達的混合信號部件模型放到1個(gè)設計中，來(lái)驗證整個(gè)設計。許多高技術(shù)公司不但引進(jìn)各種可改變參數的部件庫，還在努力開(kāi)發(fā)模擬數字混合SOC的設計仿真工具。下面列出國外一些公司在數?；旌蟂OC方面最新的技術(shù)動(dòng)態(tài):

1 Cadence公司由于把新出現的Verilog-AMS標準和不同的仿真算法與分析工具以及傳統的Spice網(wǎng)表（netlist）表示方法結合起來(lái)，這樣一個(gè)仿真器（即Spectre）就可以在設計流程的不同層次上應用。Cadence公司也提供了Verilog-A的語(yǔ)言調試檢錯工具和圖形用戶(hù)界面。