一種基于FPGA的高速誤碼測試儀的設計

摘要：誤碼測試儀是檢測通信系統可靠性的重要設備。傳統的誤碼測試儀基于CPLD和CPU協(xié)同工作，不僅結構復雜，價(jià)格昂貴，而且不方便攜帶?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA的高速誤碼測試儀，采用FPGA來(lái)完成控制和測試模塊的一體化設計，提高了系統功能擴展性和系統的集成度，使得各個(gè)功能模塊在不改動(dòng)硬件電路的情況下可以相應變化。在發(fā)送端發(fā)送m序列作為測試數據，其測試速率最高可達到155 Mh／s。由于將物理層上的各協(xié)議層的功能集中到FPGA內部實(shí)現，減少了硬件和軟件的設計復雜度，并且縮短了系統的開(kāi)發(fā)的周期，具有可升級的特點(diǎn)。
關(guān)鍵詞：高速誤碼測試儀；現場(chǎng)可編程門(mén)陣列；Vetilog硬件描述語(yǔ)言；模塊圖元；仿真；M序列碼

誤碼分析儀作為數字通信系統驗收、維護和故障查詢(xún)的理想工具，廣泛應用于同軸電纜、光纖、衛星及局間中繼等符合CEPT(European Confence of Postal and Telecommunications Administrations)數字系列通信系統傳輸質(zhì)量的監測。評價(jià)一個(gè)通信系統的可靠性的指標就是檢測該通信系統在數據傳輸過(guò)程中誤碼率的大小，本文設計的高速信號誤碼測試儀，用于對EPON中接收和發(fā)送突發(fā)光信號的接收模塊的可靠性進(jìn)行檢測。目前誤碼分析儀的工作模式已發(fā)展到如下4種：分析儀模式、發(fā)生器模式、分析儀／發(fā)生器模式、直通模式。本設計中的誤碼測試儀屬于第3種類(lèi)型，即該誤碼測試儀可以產(chǎn)生測試的碼流，又可以進(jìn)行誤碼測試。
誤碼測試儀主要由發(fā)送模塊，接收模塊，顯示模塊，控制模塊等幾個(gè)模塊組成，系統硬件結構框圖如圖1所示。其中發(fā)送、接收模塊在FPGA中實(shí)現，控制模塊由單片機實(shí)現，顯示模塊由單片機驅動(dòng)，這樣使得設計的誤碼分析儀具有體積輕巧，接口豐富，簡(jiǎn)單易用，成本低廉，內核可升級等特點(diǎn)。

1 基于FPGA的誤碼測試儀的設計
FPGA在該設計中實(shí)現了誤碼測試儀的核心功能，FPGA設計使用的是自頂向下模塊化的設計方法?；贔PGA設計的模塊包括：SY87739L頻率計的控制模塊、SY87700時(shí)鐘提取控制模塊、計數模塊、偽隨機序列發(fā)送模塊、數據接收模塊、與單片機的通信模塊。
1．1 頻率合成芯片SY87739L的控制模塊
在設計中SY87739L合成的頻率用于偽隨機序列合成的同步時(shí)鐘，因為該誤碼測試儀可以測試的頻率有32 Mb／s、64 Mb／s、122 Mb／ s、155 Mb／s 4種。所以該芯片要根據設置的參數合成相應的頻率。具體合成哪一個(gè)，由FPGA來(lái)實(shí)現對SY87739L的控制。
SY87739L(規程式透明3．3 V 10～729 MHz分數N合成器)是一個(gè)頻率合成芯片。依照一參考頻率源，它可以合成10～729 MHz范圍內的差分頻率。此外它可以精確地為標準的傳輸協(xié)議合成相應的參考頻率。SY87739L合成的頻率是由一個(gè)32位的串行輸入的編程數據決定。PROGCS為高電平時(shí)，編程數據才會(huì )被SY87739L接收。若用戶(hù)需要改變編程數據獲得一個(gè)新的頻率時(shí)，應先將PROGCS設置為高電平，延時(shí)一段時(shí)間(待32 bit編程數據被SY87739L接收)后在回落到低電平。既在PROGCS的下降沿時(shí)，SY87739L會(huì )由前一時(shí)段接收到32 bit編程數據決定合成新的頻率。具體步驟如下：1)確定編程數據的值；2)設置PROGCS為高電平；3)串行輸入32 bit編程數據(由PROGDI管腳輸入)，同時(shí)在PROGSK端輸入時(shí)鐘信號；4)設置PROGCS為低電平；5)等待LOCKED跳為高電平。
根據SY87739L的工作原理，可以用硬件語(yǔ)言編寫(xiě)出SY87739L的控制代碼，圖2是由Verilog代碼用Synplify Pro8．1綜合出的圖元。

該模塊控制SY87739L合成32 M頻率功能仿真結果(由ModelSim SE6．1仿真)如圖3所示。

測試文件中給DATA-I賦值為00000001，可以觀(guān)察出prog_di串行輸出的編程數據為0000_01100_01101_0100_000_10001_101_101；prog_cs在prog_di有效編程數據輸出為高電平，待編程數據輸出結束后回落到低電平：PROGSK輸出SY87739L的編程時(shí)鐘。經(jīng)分析可以看出SY87739L控制模塊可以實(shí)現預想的功能。
1．2 時(shí)鐘提取芯片SY87700V的控制模塊
SY87700V對FPGA接收的數據進(jìn)行時(shí)鐘提取和數據恢復。將恢復的數據與接收端產(chǎn)生的本地偽隨機序列進(jìn)行對比，實(shí)現誤碼檢測，兩數據流對比時(shí)以提取的時(shí)鐘為同步時(shí)鐘。SY87700V在提取數據前要預知提取的頻率的范圍，此頻率范圍由FPGA發(fā)送給SY87700V。SY87700V的參考時(shí)鐘是否進(jìn)行分頻，也要根據設置的參數由FPGA控制。此外該模塊還要實(shí)現FPGA讀取SY87700V的功能，以確定SY87700V是否完成時(shí)鐘提取及數據恢復。根據SY87700V的工作原理，可以用硬件語(yǔ)言Verilog編寫(xiě)程序在FPGA實(shí)現控制SY87700V的模塊，圖4是由代碼綜合出的圖元。