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基于FPGA的SDX總線(xiàn)與Wishbone總線(xiàn)接口設計

作者: 時(shí)間:2012-02-27 來(lái)源:網(wǎng)絡(luò ) 收藏

摘要 針對機載信息采集系統可靠性、數據管理高效性以及硬件成本的需求,介紹了基于硬件描述語(yǔ)言Verilog HDL設計的與Wishbo ne接口轉化的設計與實(shí)現,并通過(guò)Modelsim進(jìn)行功能仿真,在QuartusⅡ軟件平臺上綜合,最終在A(yíng)ltera公司的CycloneⅢ系列上調試。實(shí)驗證明了設計的可行性。
關(guān)鍵詞 Ver4log HDL;;總線(xiàn);Modelsim;QuanusⅡ

隨著(zhù)微電子設計技術(shù)與工藝的迅速發(fā)展,數字集成電路逐步發(fā)展到專(zhuān)用集成電路(ASIC),其中超大規模、高速、低功耗的新型的出現,降低了產(chǎn)品的成本,提高了系統的可靠性。同時(shí),各種電子產(chǎn)品的復雜度和現代化程度的要求也逐步提高,文中針對機載信息采集系統的可靠性、數據管理的高效性以及硬件成本的需求。設計實(shí)現了與總線(xiàn)總線(xiàn)的接口轉化,完成了數據采集功能模塊與SDX總線(xiàn)協(xié)議之間的數據傳輸。
該設計主要采用硬件描述語(yǔ)言Verilog HDL在可編程邏輯器件上實(shí)現,由于數據采集功能模塊繁多,而總線(xiàn)可以與任何類(lèi)型的ROM或RAM相連,因此需在SDX總線(xiàn)與數據采集模塊中嵌入Wishbone總線(xiàn),使得整體設計簡(jiǎn)單、靈活,且數據能夠高效、快速的傳輸。

1 SDX總線(xiàn)協(xié)議
1.1 SDX總線(xiàn)結構
SDX總線(xiàn)屬于非平衡配置的點(diǎn)對點(diǎn)和多點(diǎn)鏈路,站點(diǎn)類(lèi)型分為主站和從站,其數據傳輸方式為非平衡配置的指令/響應方式。與國際標準化組織ISO制定的開(kāi)放系統互聯(lián)模型OSI/RM相比,參考模型只分為3層:物理層、數據鏈路層和應用層,如圖1所示。

本文引用地址:http://dyxdggzs.com/article/190721.htm

f.jpg


1.2 字格式及其各位場(chǎng)的含義
SDX總線(xiàn)采用面向消息的傳輸控制規程作為通信協(xié)議,選用曼徹斯特Ⅱ雙相電平編碼,總線(xiàn)最大傳輸速率20 Mbit·s-1,字長(cháng)為20位??偩€(xiàn)傳輸速率20 Mbit·s-1時(shí),每字占1μs。規定每次傳輸一個(gè)消息的過(guò)程應包括指令字、數據字和狀態(tài)字幾個(gè)部分。每種字的字長(cháng)為20位,有效信息位為16位,每個(gè)字的前3位為單字的同步字頭,而最后一位是奇偶校驗位。同步字頭的作用是標識每個(gè)字的開(kāi)始,起字同步作用。奇偶校驗采用奇校驗,在發(fā)送端對16位有效位補齊,而在接收端進(jìn)行奇校,用于檢驗字傳輸中有無(wú)錯誤。需要指明的是:無(wú)論是何種字類(lèi)型,各場(chǎng)的數據總是高位(MSB)傳輸在先。
(1)指令字結構。
指令字只能由主站發(fā)送,它的內容指明主站要與哪個(gè)從站對話(huà),規定了該次數據傳輸的地址方向和服務(wù)類(lèi)型。其格式如圖2所示。

a.JPG


方向和服務(wù)類(lèi)型
1~3位:同步字頭(SYN),前1.5位為101,后1.5位為000時(shí)標識指令字或狀態(tài)字。
4~13位:10 bit遠程模塊地址(RA[9:0]),全“0”時(shí)為廣播地址,其余為各遠程模塊地址。
14位:讀寫(xiě)控制位R。該位為“1”時(shí),表明主站要從被尋址的從站中讀取數據;為“0”時(shí),表明主站要從被尋址的從站中寫(xiě)入數據。
15~18位:當RA[9:0]為非全“0”時(shí),EP[3:0]有效。需要強調的是:當RA[9:0]為非全“0”,端點(diǎn)地址為全“0”時(shí),該地址為從站的系統管理訪(fǎng)問(wèn)地址。
19位:狀態(tài)字指示位S,當該位為“0”時(shí),表明有效字為指令字;當該位為“1”時(shí),表明有效字為狀態(tài)字。
20位:奇偶校驗位(P),該字的奇偶校驗位,奇校驗有效。
(2)數據字結構。
數據字既可以由主站傳送到從站,也可以由從站傳送到主站。數據字的格式如圖3所示。

b.JPG


1~3位:前1.5位為101,后1.5位為111時(shí)標識數據字。
4~19位:16 bit長(cháng)數據(DATA[15:0]),高位(MSB)傳輸在先。
20位:奇偶校驗位(P),該字的奇偶校驗位,奇校驗有效。


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關(guān)鍵詞: Wishbone FPGA SDX 總線(xiàn)

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