基于性能指標規格來(lái)優(yōu)化設計的方法介紹

設計用于SoC集成的復雜模擬及射頻模塊是一項艱巨任務(wù)。本文介紹的采用基于性能指標規格來(lái)優(yōu)化設計(如PLL或ADC等)的方法，可確保產(chǎn)生可制造性的魯棒性設計。通過(guò)這樣的設計，開(kāi)發(fā)者能在保證成本效益和不超預算的前提下，高效、及時(shí)地將產(chǎn)品或器件推向市場(chǎng)。

對于當今復雜系統級芯片(SoC)設計，尤其是含有復雜模塊如PLL或ADC等的設計，利用綜合平臺設計者能獲得以下好處：1) 可根據性能規格來(lái)創(chuàng )建最優(yōu)的模塊設計；2) 可對性能與設計余量空間(如芯片面積與速度之間等)之間的折衷進(jìn)行評估；

當使用者輸入性能指標規格時(shí)，綜合平臺通過(guò)將電路公式表示為凸出的優(yōu)化問(wèn)題，可同時(shí)對器件尺寸及布局布線(xiàn)綜合進(jìn)行優(yōu)化。這樣，對設計者的挑戰就只有通過(guò)合成來(lái)驗證綜合過(guò)的設計是否正確，以及能否滿(mǎn)足所有工作條件下的預期性能需求，而不必對每一個(gè)實(shí)例都進(jìn)行詳盡的硅驗證。

我們都清楚，在減少芯片體積并使功能最大及功耗最小方面，設計者面臨著(zhù)巨大的壓力。因此，可靠性余量空間有所減小，這就使得魯棒性模擬及射頻IC的制造成為一項艱巨任務(wù)。以下幾種因素需要關(guān)注：

1. 電路性能主要取決于晶體管的行為；

制造過(guò)程中的很小改動(dòng)都會(huì )導致電路性能的極大變化。在生產(chǎn)期間，改變技術(shù)參數可導致電路失敗。針對可制造性設計的目標是以設計為中心，以至于多數被制造的電路能滿(mǎn)足性能規格，同時(shí)還能使面積開(kāi)銷(xiāo)最小化。這就要求不同工藝下都需使用精確的晶體管模型。

2. 由于諸如快速開(kāi)關(guān)數字電路等而產(chǎn)生的基底噪聲耦合，會(huì )極大地降低敏感模擬信號的質(zhì)量；

因此，設計者必須進(jìn)行仔細的版圖設計以減少器件錯配及寄生效應，這對確保正確的電路行為極為關(guān)鍵。不像數字電路，模擬電路要求設計者記住大量性能規格，因此對模擬模塊進(jìn)行重新設計是一件非常耗時(shí)的工作。對于采用0.13微米及以下工藝的設計來(lái)說(shuō)，必須滿(mǎn)足HCE、NBTI及STI應力效應以獲得最佳的模擬及射頻性能。在這些挑戰面前，旨在控制可靠性目標的現有商業(yè)工具卻不精確。

如何驗證魯棒性？

通過(guò)考慮各種會(huì )反向影響制造成品率及性能的因素并將其整合到綜合平臺中，設計者可實(shí)現魯棒性設計。

在描述電路行為及性能規格的相同公式中，設計者也可加入多種技術(shù)變量。如果邊界設計可行，則意味著(zhù)只要設計處于可行性范圍內，即無(wú)需對每一種新的實(shí)例進(jìn)行驗證。

提高成品率的一項傳統策略是運行多次Monte Carlo模擬，但Monte Carlo分析卻是一項保證成品率最優(yōu)化的艱苦工作。

Monte Carlo分析可創(chuàng )建一批具有容差元件的電路，并對電路性能進(jìn)行統計測試。每一種電路都由多個(gè)元件(從與用戶(hù)定義容差及分布類(lèi)型相匹配的大批元件中隨機選出)構成。其結果是一條設計約束分布曲線(xiàn)。從此數據可分析出可靠性、成本及制造電路的能力。此概念是在優(yōu)化程序中使用多次Monte Carlo模擬。

環(huán)路的組成為：先由優(yōu)化器推薦一種候選電路，然后再由評估引擎對每一候選電路的質(zhì)量進(jìn)行評估。如此循環(huán)反復，直至滿(mǎn)足規格指標為止。此過(guò)程被稱(chēng)為設計中心化方法，實(shí)際上只能用于后設計優(yōu)化。一些商用工具采用SPICE及一個(gè)或一組數值搜索引擎。優(yōu)化者(器)可以是：設計工程師；模擬退火法(Simulated annealing)；牛頓法(Newton's method)；或任何其他類(lèi)型的經(jīng)典優(yōu)化方法。

不用說(shuō)，Monte Carlo方法是一種CPU密集型的方法，實(shí)際上不可能用于超過(guò)數十個(gè)晶體管的電路設計中。更重要的是，該方法要求模擬電路設計者及優(yōu)化專(zhuān)家進(jìn)行以下工作，即：先由經(jīng)驗豐富的模擬設計者輸入SPICE架構及測試基準，然后再由優(yōu)化專(zhuān)家選擇步驟規模、搜索空間及搜索方法?？偠灾?，Monte Carlo方法要求由專(zhuān)家來(lái)對資源進(jìn)行規劃，而且極為耗時(shí)，所有這些因素使得我們需要一種優(yōu)化成品率的新方法。

凸起優(yōu)化

模擬及射頻元件(如鎖相環(huán)及數據變換器等)的晶體管行為及性能指標，都能用設計變量的多項式來(lái)表示。(見(jiàn)圖2)

如果設計者將其設計問(wèn)題表示為幾何程序，則他能創(chuàng )建一種特殊類(lèi)型的凸起優(yōu)化問(wèn)題。最終解決方案完全獨立于起始點(diǎn)(甚至起始點(diǎn)不可行，且不可行指標能被清楚地檢測到)。設計者能獲得非常有效的整體優(yōu)化法所帶來(lái)的好處，即使是很大的問(wèn)題，他也能獲得迅速計算出來(lái)的結果。如果有這樣的解決方案，則保證程序能獲得收斂。事實(shí)上，這是一種能決定全局優(yōu)化設計的快速綜合方法。

通過(guò)改變變量并考慮相關(guān)函數中的標記，幾何程序可用公式被重新表示為一種凸起優(yōu)化問(wèn)題。在使用幾何程序對電路建模時(shí)，設計空間被表現為一種凸起集，而凸起問(wèn)題則具有特殊的性質(zhì)：它們的可行集就是凸起。

魯棒性模擬電路創(chuàng )建

正如我們所知，電參數(如晶體管增益等)中的統計變化是由制造工藝中的變化所致，并能影響電路的性能及成品率。通過(guò)保證制造及電路設計之間的緊密耦合，綜合平臺可產(chǎn)生出魯棒性設計。

這些工藝變化是由于隨機制造變化所致，且傳統上都被合并到工藝模型中。例如，在制造器件時(shí)，摻雜擴散或沉積中的非一致性條件，可導致氧化厚度及擴散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水平的變化等，都會(huì )對門(mén)限電壓值造成影響。照相平版印刷工藝中的分辨率可引起MOS晶體管中的W/L改變。而這些參數改變又會(huì )引起電參數(如表面電阻及門(mén)限電壓等)發(fā)生變化。

例如，用500 MHz統一增益帶寬來(lái)將運放限制在一個(gè)特定功耗上。為滿(mǎn)足這一約束條件，可在多個(gè)工藝階段對設計進(jìn)行優(yōu)化，并且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內。表1列出了一些與工藝有關(guān)的指標，這些指標作為優(yōu)化程序的一部分被包括到綜合平臺中。

現在對表1中所列的參數進(jìn)行說(shuō)明。電源電壓變化百分比可進(jìn)行設置，例如設為10%。在1.8 V電源上，優(yōu)化可保證所有指標都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如，當功耗在1.98V上為最差情況時(shí)，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優(yōu)化可保證所有指標都能在± 20%電阻值上達到。由于電阻可用于電壓參考及環(huán)路濾波電路中，并由此而對制造成品率產(chǎn)生很大影響，因此優(yōu)化時(shí)將考慮參考電流變化及其穩定性余量。

在選擇魯棒設計的工藝階段時(shí)，應按以下要求進(jìn)行：

?每一工藝階段都必須能保持每一項指標，且報告指標值為所選階段的最差值；

? 針對目標的報告值在所有階段上都應為最差值。

參數匹配

除不同晶圓批次之間的工藝變化外，模擬設計者們必須密切注意器件性能，因為同一芯片上的器件性能也會(huì )有變化。