基于性能指標規格來(lái)優(yōu)化設計的方法介紹

晶體管及電路失配對模擬設計性能的極限有極大的影響。像數據變換器分辨率、運放的CMRR及PSRR等典型性能參數，都取決于晶體管的匹配。這些匹配(或失配)效應可嚴重地影響設計魯棒性。

設計者可利用晶體管門(mén)限電壓中的失配來(lái)計算設計中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門(mén)限電壓及面向該工藝的額定門(mén)限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個(gè)百分比變化。由于制造過(guò)程中的隨機變化，位于差分對兩邊的晶體管將在門(mén)限電壓及飽和電流中表現為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對模擬及射頻設計的影響比對數字設計的影響要大得多。例如，模擬設計中的增益及帶寬等一級參數能被很好地滿(mǎn)足。但由于有噪聲，因此像SNR這些指標就不能很好地實(shí)現。

優(yōu)化設計不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應能抵抗電源變化。為滿(mǎn)足這些約束條件，綜合平臺允許用戶(hù)針對任何環(huán)境對設計進(jìn)行調整。以下說(shuō)明利用PLL中的累積電源抖動(dòng)(在Vdd上步進(jìn)10%)來(lái)抵抗電源電壓變化的例子。

當加上這種步進(jìn)時(shí)，理想參考時(shí)鐘與輸出時(shí)鐘之間的瞬時(shí)相位誤差將開(kāi)始累積。經(jīng)過(guò)一段時(shí)間之后，環(huán)路將作出反應，并開(kāi)始將這些信號驅動(dòng)回相位調整中。這項指標代表電壓步進(jìn)后的最差瞬時(shí)相位誤差。為具有魯棒性，假設電壓步進(jìn)的上升時(shí)間遠小于參考周期。事實(shí)上，任何一種片上電壓步進(jìn)都很可能具有短得多的上升及下降時(shí)間，因此能提供遠優(yōu)于此項指標的性能。

其實(shí)設計可能對一種噪聲比對另一種噪聲更加脆弱。解決方案是，用戶(hù)先對環(huán)境進(jìn)行評估并確定出最大弱點(diǎn)，然后將約束設定為一個(gè)低值，再確定下一個(gè)最大弱點(diǎn)并將其設定到稍高一點(diǎn)的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設為最緊值且將最不重要約束設為寬松值，能使優(yōu)化程序最大限度地滿(mǎn)足設計要求

寄生

使用綜合平臺的設計者，通過(guò)將寄生效應構建到優(yōu)化模型中，還能在開(kāi)始優(yōu)化時(shí)將所有寄生效應包括在內，并借此消除設計過(guò)程中的不確定因素。這些模型被構建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應等信號完整性問(wèn)題。設計者能對相鄰連線(xiàn)間互耦這樣的效應進(jìn)行建模，如果這些因素影響到性能，則綜合平臺中的程序算法將把這些因素考慮到電路布局中。

布局布線(xiàn)

綜合平臺利用幾何程序來(lái)控制電路布局，以達到系統性能目標。這些問(wèn)題涉及到器件、模塊、底層規劃及布線(xiàn)等。為達到模擬及射頻電路所需的性能指標，可考慮以下電路布局布線(xiàn)約束。

對稱(chēng)約束：一個(gè)部件可被約束成以水平或垂直軸線(xiàn)為中心；兩個(gè)同樣大小的部件可被約束成相對軸線(xiàn)為鏡像。

鏡像節點(diǎn)：可圍繞軸線(xiàn)對節點(diǎn)進(jìn)行鏡像。

節點(diǎn)匹配：可將標記(布局擴展)增加到布線(xiàn)中，以使兩個(gè)節點(diǎn)的水平及垂直金屬長(cháng)度整體上均衡。

對齊：兩個(gè)元件可被約束成互相沿頂部、底部、左或右對齊。

電容約束：這能通過(guò)彎曲布線(xiàn)長(cháng)度來(lái)限制布線(xiàn)與基底間的電容。

IR壓降約束：布線(xiàn)器將對電源軌道尺寸進(jìn)行規定，以將IR壓降值限制在指定的數值上。

對器件生成器中的另一個(gè)重要考慮是中間數字化，這能減少器件電容，并確保有對稱(chēng)的電流方向、保護環(huán)(guard ring)及虛擬(dummy)結構等。圖3顯示了為模擬或射頻設計所生成的器件例子。

如何驗證模擬設計的魯棒性

Barcelona公司可保證對每一優(yōu)化實(shí)例的魯棒性驗證都能通過(guò)使用驗證金字塔來(lái)完成，并已將它應用檢驗0.18及0.13毫米綜合平臺上。正如我前面所提到的，利用這種驗證金字塔使我們既能避免設置及運行Monte Carlo模擬的艱辛，又能避免運行多種硅制造工藝的昂貴。

我們的驗證金字塔分為4層。第1層：我們先基于試驗及試探法設計來(lái)選擇指標規格。設計規格空間由主要指標的無(wú)關(guān)聯(lián)掃描來(lái)覆蓋。在PLL的例子中，就是抖動(dòng)、功率及靜態(tài)相位誤差。我們將試探性標準用于考慮了各指標相關(guān)性的柵格的定義。

我們進(jìn)行一系列優(yōu)化來(lái)使這一綜合平臺的功能合格。此過(guò)程包括將試驗方案的數量從3個(gè)增加至49個(gè)。試驗方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過(guò)檢查可從SPICE仿真上提取的參數與從綜合平臺上預計的參數之間的相關(guān)性來(lái)從第1級上檢驗優(yōu)化設計的精度及功能是否合格。

我們特別強調對模擬電路模塊進(jìn)行SPICE仿真。例如，對于VCO，我們同時(shí)在低及高頻上對以下內容進(jìn)行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺預測的指標規格與在宏觀(guān)層次上所提取仿真之間的相關(guān)性。

為保證指標能準備好用于制造，我們要求該綜合平臺能產(chǎn)生沒(méi)有版圖與原理圖誤差的GDSII數據。我們還要求不能違反任何半導體設計規則。

模擬設計中使性能下降或者甚至造成設計失敗的一個(gè)主要問(wèn)題是寄生效應。

第3層驗證包括對自動(dòng)GDSII版圖的寄生預測。第2層指標選擇是基于覆蓋頻率與低抖動(dòng)范圍、低功率PLL并針對相應的頻率范圍和覆蓋以下應用的硅樣片進(jìn)行，這些應用包括：消費多媒體、無(wú)線(xiàn)及有線(xiàn)通信、微處理器及ASIC。

第4層：綜合平臺驗證的最后一步是硅確認。這里的目標是通過(guò)硅中的三項合格性驗證來(lái)確認第1層的嚴格及魯棒性。選擇第3層設計。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數。顯示結果是針對最差情況下的工藝、電壓及溫度變化。大約在幾小時(shí)內即可產(chǎn)生出GDSII版圖，且無(wú)需任何改動(dòng)即可直接提交給晶圓代工廠(chǎng)