基于Logical Effort理論的全新IC設計方法

全新的IC設計方法

在進(jìn)行IC設計過(guò)程中，最重要的就是怎樣快速從RTL得到GDSⅡ。利用Logical Effort理論，我們將建立新的IC設計方法。

首先對綜合庫進(jìn)行分析。庫可以是.lib、LEF、GDSⅡ等。庫中每個(gè)功能的cell會(huì )有不同的尺寸表示不同的驅動(dòng)能力。我們將為這一族cell建立一個(gè)抽象cell，叫做supercell。這個(gè)supercell有固定的本征延遲和可變的大小。在對庫進(jìn)行分析時(shí)，我們會(huì )給supercell的延遲再加上一個(gè)可變延遲?？勺冄舆t依賴(lài)門(mén)的負載。通常庫分析得到的可變延遲是每個(gè)cell驅動(dòng)它的完美負載得到的延遲，也叫做理想可變延遲。

supercell庫建好之后，利用這個(gè)庫和RTL代碼、設計限制等就可以進(jìn)行綜合了。綜合的關(guān)鍵部分就是創(chuàng )建好的邏輯結構。任何設計都有許多種功能正確的電路結構。綜合算法的目標是發(fā)現最好的電路結構來(lái)滿(mǎn)足時(shí)序目標。時(shí)序優(yōu)化過(guò)程就是使每個(gè)可變延遲盡可能靠近它的理想可變延遲。

例如一個(gè)非常簡(jiǎn)單的庫，僅僅由五個(gè)基本邏輯門(mén)組成：反向器、兩輸入的AND、NAND、OR和NOR門(mén)。讓我們進(jìn)一步假設反向器有8個(gè)版本，而其它的門(mén)有4個(gè)版本，不同的版本表示不同的尺寸，能提供不同的驅動(dòng)能力?，F在我們考慮一個(gè)簡(jiǎn)單功能的RTL表示，例如w=!((!x+y)Z)。這個(gè)功能可以用不同的邏輯門(mén)拓撲結構來(lái)實(shí)現，如圖2所示的三種結構。

利用supercell代替庫中的門(mén)，gain-based的綜合只需要快速評估a、b、c三個(gè)結構，gain等于1的結構就能提供最好的時(shí)序解決方案，而傳統的方法對于電路a就有128種選擇。因此gain-based的綜合時(shí)間將大大減少，并且非常簡(jiǎn)單，比傳統的綜合方法有更大的處理容量。

延遲計算就是利用上一節的gain-based的方法?；趕upercell，時(shí)序優(yōu)化設計完成之后，然后固定時(shí)序，使得接下來(lái)的布局布線(xiàn)與邏輯綜合操作在同一平面內。

綜合之后，設計進(jìn)入到size-driven布局、load-driven布線(xiàn)階段。這個(gè)時(shí)候是supercell真正表演的時(shí)候。首先利用supercell來(lái)布局，同時(shí)確保指定的時(shí)序保持常數。必要的時(shí)候插入buffer，并且時(shí)鐘、電源布線(xiàn)開(kāi)始。線(xiàn)的負載是基于網(wǎng)的全局布線(xiàn)結構來(lái)決定?；诿總€(gè)supercell看到的實(shí)際負載，動(dòng)態(tài)調整supercell的大小來(lái)滿(mǎn)足時(shí)序預算。supercell的大小調整好之后，就把supercell用庫中有適當驅動(dòng)能力的cell來(lái)代替。這里關(guān)鍵的一點(diǎn)就是最小可能大小的門(mén)被選取來(lái)滿(mǎn)足時(shí)序預算。結果芯片不再臃腫。因而會(huì )減少空間競爭，減少功耗和信號完整性問(wèn)題。

最后利用詳細的布線(xiàn)工具來(lái)調整線(xiàn)寬和線(xiàn)的間距，以保持原始的時(shí)序預算，并且確保信號完整。當然，在整個(gè)物理綜合過(guò)程中，我們也會(huì )利用DRC、ERC、LVS等工具來(lái)驗證各個(gè)階段的版圖，也會(huì )利用參數提取工具在各個(gè)階段來(lái)提取參數，為supercell的大小調整以及supercell的gain調整提供信息。

利用supercell技術(shù)，從RTL到GDSⅡ的實(shí)現的幾個(gè)主要步驟見(jiàn)圖3。

這就是基于Logical Effort理論的新設計方法，特別適合于設計快速的CMOS電路。在這里我們只簡(jiǎn)單描述了它的設計思想。由于只是初步研究，肯定會(huì )有很多錯誤和問(wèn)題，歡迎大家指出并討論。