synopsys數字前后端設計流程

數字前端設計流程（synopsys）流程

1. 設計輸入 1) 設計的行為或結構描述。 2) 典型文本輸入工具有UltraEdit-32和Editplus.exe.。 3) 典型圖形化輸入工具-Mentor的Renoir。

2. 代碼調試 1) 對設計輸入的文件做代碼調試，語(yǔ)法檢查。 2) 典型工具為Debussy。 3.前仿真1)功能仿真2)驗證邏輯模型(沒(méi)有使用時(shí)間延遲)。 4.綜合1)把設計翻譯成原始的目標工藝 2) 最優(yōu)化3) 合適的面積要求和性能要求 5.布局和布線(xiàn) 1) 映射設計到目標工藝里指定位置 2) 指定的布線(xiàn)資源應被使用 3) 采用Altera公司的QuartusII和MaxplusII、Xilinx公司的ISE和Foudation布局和布線(xiàn)

6.后仿真1)時(shí)序仿真 2) 驗證設計一旦編程或配置將能在目標工藝里工作（使用時(shí)間延遲）3)所用工具同前仿真所用軟件。 7. 時(shí)序分析

8. 驗證合乎性能規范 1) 驗證合乎性能規范，如果不滿(mǎn)足，回到第一步。

9. 版圖設計 1) 驗證版版圖設計。2) 在板編程和測試器件。

數字后端設計流程

1. 數據準備 Foundry廠(chǎng)提供的標準單元、宏單元和I/O Pad的庫文件，它包括物理庫、時(shí)序庫及網(wǎng)表庫，分別以.lef、.tlf和.v的形式給出。前端的芯片設計經(jīng)過(guò)綜合后生成的門(mén)級網(wǎng)表，具有時(shí)序約束和時(shí)鐘定義的腳本文件和由此產(chǎn)生的.gcf約束文件以及定義電源Pad的DEF文件。

2. 布局規劃。 主要是標準單元、I/O Pad和宏單元的布局。

3. Placement -自動(dòng)放置標準單元

4. 時(shí)鐘樹(shù)生成(CTSClock tree synthesis)時(shí)鐘網(wǎng)絡(luò )及其上的緩沖器構成了時(shí)鐘樹(shù)。

5. STA 靜態(tài)時(shí)序分析和后仿真。 SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時(shí)序分析

6. ECO(Engineering Change Order)。 針對靜態(tài)時(shí)序分析和后仿真中出現的問(wèn)題，對電路和單元布局進(jìn)行小范圍的改動(dòng)

7. Filler的插入(padfliier, cell filler)。 Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無(wú)關(guān)的填充物，用來(lái)填充標準單元和標準單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴散層連接起來(lái)，滿(mǎn)足DRC規則和設計需要。

8. 布線(xiàn)(Routing)。

9. Dummy Metal的增加

10. DRC和LVS 　　DRC是對芯片版圖中的各層物理圖形進(jìn)行設計規則檢查(spacing ,width)，它也包括天線(xiàn)效應的檢查，以確保芯片正常流片。LVS主要是將版圖和電路網(wǎng)表進(jìn)行比較，來(lái)保證流片出來(lái)的版圖電路和實(shí)際需要的電路一致

11. . Tape out。把最后的版圖GDSⅡ文件傳遞給Foundry廠(chǎng)進(jìn)行掩膜制造