基于FPGA的HDB3碼編碼器優(yōu)化設計與分析

摘要：利用四進(jìn)程和結構化設計兩種不同的VHDL程序設計方法，對HDB3編碼器進(jìn)行了設計、實(shí)現和功能分析。設計的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現了HDB3編碼轉換功能。分析與實(shí)驗結果表明，所設計的兩種HDB3編碼器，具有好的編碼功能。其中，結構化設計的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
關(guān)鍵詞：HDB3編碼器；VHDL程序；邏輯單元；結構化設計

HDB3碼具有無(wú)直流成分、低頻成分少和連續0最多不超過(guò)3個(gè)等明顯的優(yōu)點(diǎn)，對信號的恢復十分有利，而成為CCITT協(xié)會(huì )推薦使用的基帶傳輸碼型之一。因此，針對HDB3編碼器的優(yōu)化設計具有重要的意義。在本文中，利用VHDL硬件描述語(yǔ)言設計了不同結構的HDB3編碼器，在Quart usⅡ中對設計的HDB3碼的功能、特性進(jìn)行了分析。并在EP2C5T144C6中對設計進(jìn)行了實(shí)現。實(shí)驗結果表明，所設計的HDB3碼達到了編碼器功能要求。

1 HDB3碼編碼原理及實(shí)現
HDB3碼是AMI碼的改進(jìn)碼型，輸入碼組中如果出現4位連續位0，就用特定碼組來(lái)替代，稱(chēng)為三階高密度雙極性碼。它克服了AMI碼的長(cháng)0串現象。HDB3編碼的主要特點(diǎn)為：基帶信號無(wú)直流成分，且有很小的低頻成分；0串符號最多只有3個(gè)具有檢錯能力，如果接收端信號1電平的交替規律被破壞，認為出現了差錯；利于定時(shí)信息的提??；不受信源統計特性的影響。因此，HD83編碼被廣泛運用于脈沖編碼調制的線(xiàn)路傳輸碼型。在對代碼編碼的時(shí)候，先不對輸入的代碼進(jìn)行極性變換，而是先檢測是否插入“V”，再檢測插“B”，這樣做就使得輸入進(jìn)來(lái)的信號和插“V”、插“B”功能電路中處理的信號都是單極性信號，且需要的寄存器的個(gè)數很少。當然，在檢測插入“V”較為簡(jiǎn)單，只需設計一個(gè)計數器記下連續0的個(gè)數，出現4個(gè)連0時(shí)即可將第4個(gè)0用二元碼表示。而在插“B”時(shí)，首先把信號寄存在寄存器里，同時(shí)設計一個(gè)計數器計下兩個(gè)“V”符號之間0的個(gè)數，再由一個(gè)判偶電路來(lái)給寄存器發(fā)送是否插“B”的判決信號，決定是否插入“B”，從而實(shí)現插“B”功能。至此，代碼全部都由雙相碼表示。最后，極性變換可以將原來(lái)的“1”碼和插入的“B”合在一起做極性變換，將插入的“V”單獨做極性變換，這樣就完成了HDB3碼的編碼。它的編碼模型如圖1所示。

要識別編碼中的“1”，“V”和“B”。在編碼中最終的表現形式還是邏輯電平“1”。解決的方法是利用雙相碼，將其用二進(jìn)制表示。雙相碼的編碼規則是：對每個(gè)二進(jìn)制代碼分別利用兩個(gè)具有兩個(gè)不相同相位的二進(jìn)制碼去取代。如：用10表示1，用00表示0等。

2 基于VHDL硬件描述語(yǔ)言的HDB3碼編碼器建模及程序設計
在設計中，根據HDB3編碼器的結構模型和VHDL語(yǔ)言程序設計的特點(diǎn)，采用進(jìn)程語(yǔ)句和元件例化語(yǔ)句實(shí)現HDB3碼編碼器的設計。其中，在采用進(jìn)程語(yǔ)句實(shí)現的設計中，主要是一個(gè)結構體中包括4個(gè)進(jìn)程，分別是序列發(fā)生器、插入“V”、插入“B”和極性變換。而在該方法中，又分別使用了二進(jìn)制三位碼元和二進(jìn)制二位碼元來(lái)對HDB3碼進(jìn)行編碼。在元件例化語(yǔ)句中，主要分為5個(gè)文件，分別是序列發(fā)生器、插入“V”、插入“B”、極性變換以及頂層文件，各進(jìn)程之間通過(guò)信號傳遞編碼值，在編碼中也將采用2位二進(jìn)制來(lái)編碼。
2．1 四進(jìn)程三位編碼的HDB3編碼器程序設計
在該方法中，將用VHDL語(yǔ)言的四進(jìn)程語(yǔ)句描述方式來(lái)實(shí)現HDB3碼編碼器，分為4個(gè)進(jìn)程。首先設計一個(gè)序列發(fā)生器，產(chǎn)生輸入序列，作為HDB3碼編碼器的輸入。利用3位二進(jìn)制代碼對插入的V，B進(jìn)行編碼，用000表示0碼、010表示-1、110表示1、011表示-V，111表示+V、101表示+B、001表示-B。在插V和插B結束后，輸出代碼均變?yōu)橛?位二進(jìn)制編碼的序列。然后要將3位二進(jìn)制代碼進(jìn)行極性變換，輸出2位的二進(jìn)制編碼序列，分別表示+1，-1，0。
2．1．1 輸入序列發(fā)生器的設計與實(shí)現
首先，設計一個(gè)計數器，用來(lái)對產(chǎn)生序列的位數進(jìn)行控制。設計中，利用5位計數器“cnt”，其可以控制產(chǎn)生47位的輸入序列用以供后續的編碼器的仿真分析使用，產(chǎn)生的序列為：100001000011000000001。要求，序列發(fā)生器和HDB3碼編碼器均在同步時(shí)鐘脈沖上升沿的作用下工作，保證產(chǎn)生一個(gè)代碼就能迅速的輸入編碼器進(jìn)行編碼。
2．1．2 對輸入序列做插“V”的設計與實(shí)現
在插“V”符號時(shí)，首先要判斷輸入的信號是1碼還是0碼，若輸入的是0碼，則接著(zhù)判斷輸入的是第幾個(gè)0碼，如果是第4個(gè)0碼，則把這個(gè)0碼變換成V碼，否則，保持原碼輸出。在程序中將用兩個(gè)信號flag0和flag1來(lái)標識V和非0碼的極性，并且flag0和flag1的初始值均為0。再設計一個(gè)計數器記錄下連0的個(gè)數，用以判斷是否插入“V”。若flag0和flag1均為0，則說(shuō)明前-“V”或“非0碼”極性為負，此時(shí)的“非0碼”或“V”極性為正，用110代替。
對于輸入序列的檢測，如果第一個(gè)4連0之前有“1”碼，則第一個(gè)“1”碼的極性就由flag0的初值來(lái)確定，后邊的“1”碼也隨之確定，第一個(gè)V的極性也由前面的“-1”碼的極性確定，V碼的極性是自行交替，則后面的V碼極性也隨之確定；如果輸入的序列第一個(gè)4連0前面沒(méi)有“1”碼，則第一個(gè)V碼的極性由它的標識信號firstv的初始值(程序中賦初值為0)確定。后邊的“1”碼和“V”碼的極性均由第一個(gè)V的極性確定。最后，插“V”后的輸出均為3位碼。
2．1．3 插入“B”的設計與實(shí)現
在該部分將借助4位的移位寄存器來(lái)實(shí)現，使用元件例化語(yǔ)句D觸發(fā)器組成4位移位寄存器。根據HDB3碼的編碼原理，首先將插“V”后的代碼放入寄存器里，在同步時(shí)鐘的作用下同時(shí)進(jìn)行是否補“B”的判斷，等碼元從寄存器出來(lái)的時(shí)候，若需要補“B”，則把+B或-B的標識碼直接賦值給移位寄存器的第4位；若不需要補“B”，則直接把移位寄存器的第3位送第4位照原碼輸出。
在設計中，用10標識+1，用01標識-1，用00標識0。其中codeinout是用來(lái)觀(guān)察序列發(fā)生器產(chǎn)生的二進(jìn)制碼序列，codeout為HDB3碼的編碼輸出。波形仿真結果如圖2所示。

從圖2中可見(jiàn)，輸出的編碼序列和編碼規則一致，說(shuō)明設計正確。